JPH065261B2 - 電子デバイス又は回路テスト方法及び装置 - Google Patents

電子デバイス又は回路テスト方法及び装置

Info

Publication number
JPH065261B2
JPH065261B2 JP60158509A JP15850985A JPH065261B2 JP H065261 B2 JPH065261 B2 JP H065261B2 JP 60158509 A JP60158509 A JP 60158509A JP 15850985 A JP15850985 A JP 15850985A JP H065261 B2 JPH065261 B2 JP H065261B2
Authority
JP
Japan
Prior art keywords
response
value
difference
equal
measured
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60158509A
Other languages
English (en)
Other versions
JPS6188170A (ja
Inventor
リー ケイボツク
ドボラツク ロバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Camera and Instrument Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Camera and Instrument Corp filed Critical Fairchild Camera and Instrument Corp
Publication of JPS6188170A publication Critical patent/JPS6188170A/ja
Publication of JPH065261B2 publication Critical patent/JPH065261B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/281—Specific types of tests or tests for a specific type of fault, e.g. thermal mapping, shorts testing
    • G01R31/2815—Functional tests, e.g. boundary scans, using the normal I/O contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Measurement Of Resistance Or Impedance (AREA)

Description

【発明の詳細な説明】 本発明は電気デバイス、特にアナログ電気デバイスをテ
ストする方法及び装置に関するものである。
アナログデバイス１１をテストする為に使用される従来
のテストシステム１０を第１図に示してある。テストさ
れる方べきデバイス１１は典型的にプリント回路基板
（不図示）内に埋設されてる多数の部品の１つの部品で
あるから、このデバイスをそれと関連する回路内に電気
的接続を確立することが必要である。従って，この様な
テストシステム１０は１つ又はそれ以上のピンプローブ
１３を有しており、該プローブはスイッチング及び増幅
器マトリクス１４を介して電気テスト組立体へ電気的に
接続される。この電気テスト組立体は、コントローラ乃
至はプロセサ１５と、励起セクション１６及び測定セク
ション１７とを有しており、これらのセクションはプロ
セサ１５によって制御される。典型的に、クロック乃至
はシーケンサ１８もプロセサ１５に接続されて励起及び
測定セクションのタイミング及びシーケンス動作を与え
ている。
システム１０の励起セクション１７は時間「T0」後に既知
で一定の大きさを持った励起信号（電圧ステップ関数
等）を発生することが可能である。この励起信号はプロ
ーブ１３を介してテスト中のデバイス１１に印加され
る。例えば、デバイス１１を介して電流を流す為に励起
電圧をノード２０へ印加することが可能である。その結
果デバイス１１を介して流れる電流及びその結果デバイ
ス１１を介しての電圧効果をノード２１で測定すること
が可能である。
例えば、明らかなことであるが、テスト中のデバイス１
１のインピーダンスはデバイス１１を介しての電圧効果
とデバイス１１を介して流れる電流から決定することが
可能である。この決定されたインピーダンスを、該デバ
イスの既知のパラメータから計算によるか又は良品であ
ると知られている同等のデバイスを測定することによっ
て派生される同等の機能をするデバイスの既知のインピ
ーダンスと比較することが可能である。この機能するデ
バイスのインピーダンスに対して派生された値は端子１
９においてプロセサ１５への入力として供給することが
可能である。決定された応答が機能するデバイスに対す
る派生された又は既知の応答と実質的に等価であると、
テスト中の部品は許容可能であり且つ適切に機能するも
のと考えられる。然し乍ら、決定された応答が計算され
るか又は測定された応答から所定の公表範囲を越えて異
なる場合には、テスト中のデバイスは欠陥性であると考
えられる。
この様な上述した如き従来のテストシステムは、時間と
共に変化する応答を持った回路又はデバイス、例えばそ
の中に容量又はインダクダンスを持った回路を効果的に
テストすることは不可能である。この様な回路において
は、励起信号に対する応答は即座に得られるものでも一
定なものでもない。寧ろ、この様な回路に関連する上昇
時間（ライズタイム）と安定化時間（セトリングタイ
ム）とが存在する。この様な回路が励起信号が印加され
た後に２ミリ秒から５秒の範囲内のセトリング時間を持
つことは異常なことではない。部品が許容可能であるか
又は欠陥性であるかを正確に決定する為に、従来のテス
トシステムは、究極的な比較が意味を有するものとする
為に、測定を行なう前に応答が実質的にその最終値にセ
トルする迄待つ。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、電子デバイス乃至装
置をテストする改良した方法及び装置を提供することを
目的とする。
本発明の１側面によれば、アナログデバイスをテストす
る方法が提供され、該方法が、a)該電子デバイスへ所定
の入力信号を印加し、b)該入力信号から得られる該デバ
イスの応答の第１測定値を測定し、c)所定の時間Ｔ待ち
且つ該入力信号から得られる該デバイスの応答の第２測
定値を測定し、d)ステップc)におけるのと同じ所定時間
Ｔ待ち且つ該入力信号から得られる該デバイスの応答の
第３測定値を測定し、e)最終値を実際に測定する為に待
つことなく該測定値から該応答の最終値を予測し、f)該
予測した最終応答を機能するデバイスから派生された既
知の応答と比較する、上記各ステップを有することを特
徴とする。
本発明の別の側面によれば、アナログデバイスをテスト
する装置が提供され、該装置は、所定の電気信号で該デ
バイスを励起する為の信号発生器と、該励起信号に対す
る該デバイスの応答の測定値であって所定の且つ等しい
時間遅れで互いに離隔された少なくとも３つの測定値を
測定する手段と、前記測定値手段と前記信号発生器とを
該デバイスへ選択的に且つ電気的に接続及び／又は遮断
する回路手段と、該測定値から該励起信号に対する該デ
バイスの応答の最終値を予測する手段と、該予測した最
終応答を機能するデバイスから派生された応答値と比較
してその際にテスト中のデバイスが機能しているか機能
していないかを評価する比較手段とを有することを特徴
とする。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
本発明に基づくテストシステム２５の概略図を第２図に
示しており、典型的に１個又はそれ以上のプリント回路
基板内の個々の構成要素であるテストされるべきデバイ
ス１１をプローブ１３従ってスイッチングマトリクス１
４と電気的接触状態とさせる。この様なプローブ１３及
びスイッチングマトリクス１４は従来の構成であり、且
つ当業者等にそれ以上説明する必要はない。デバイスが
機能しているか又は機能していないかを決定するのに必
要なデバイス１１のパラメータもシステム２５内にプロ
グラムされている。この様なパラメータは特定のインピ
ーダンス、容量、又はインダクダンス値、又は所望の電
流及び電圧レベル等、のみならず、デバイス用の共用可
能な公差範囲を包含するものである。典型的に、テスト
されるべき全体的な回路基板の構成は、その中に包含さ
れているデバイスの明細を有しており、それらの特定的
な相互接続はシステム２５内にプログラムされていて、
プログラム１３をプリント回路基板上のノード２０及び
２１の如き特定的なテストポイントをコンタクトする様
に正確に位置させることが可能であり、マトリクス１４
を適宜の時間にスイッチ動作させて信号発生器１６及び
測定回路１７をノードへ電気的に接続させることが可能
であり、且つ適宜形状構成された信号が発生される。信
号発生器１６及び測定回路も構成上従来のものであり、
その詳細な説明は割愛する。このデータを特定の回路基
板に対して決定されると、それは典型的に磁気テープや
ディスク等の検索可能なフォーマットでストアされ、そ
れは従来の態様で入力端子１９を介して従来のプロセサ
１５内へロードされ、その特定の基板をテストする時に
そのテスト用のパラメータを初期値化する。
プロセサ１５による命令によって、信号発生器１６がマ
トリクス１４を介してプローブ１３へ適宜の励起信号を
提供する。例えば、所定の大きさのＤＣ電圧をノード２
０へ印加することが可能である。プロセサ１５は同時的
に信号をその励起信号が印加されたタイマー１８へ送っ
て、マトリクス１４に命令してプローブ１３を介して測
定回路１７をノード２０及び２１へ電気的に接続させ
る。マトリクス１４内に包含されているスイッチング回
路は測定回路内に過渡状態を導入することがあるので、
プロセサ１５は典型的に最初の測定を行なう前に所定の
時間待機し、その時間は使用される特定のスイッチング
回路の関数である。好適実施例においては、この時間は
典型的に1.5ミリ秒のオーダである。この初期待機時間
の後に、入力励起信号に対するデバイス１１の応答の第
１測定をノード２１で行なう。この様な測定回路１７は
典型的に増幅器、ＲＭＳ乃至ＤＣ変換器、ＤＣスケーリ
ング回路、アナログ・デジタル変換器を有しており、測
定値をデジタル形態でストアすることが可能である。好
適実施例においては、この記憶はプロセサ１５内の標準
メモリ装置内で行なわれる。
先に進む前に、以上説明した本発明はブロック図で示し
てあるが、それは本発明に取って関係のある特定の詳細
のみを示しているということに注意すべきである。これ
は、当業者等にとって自明である構造的な詳細によって
本発明がぼかされることが無い為に意図されたことであ
る。従って、ブロックで示したものは必ずしも例示的な
テストシステムの精密な機械的な構造上の構成を表すも
のではなく、主にこの様なシステムの主要な構成要素を
便宜的な機能グループに分けて示すことを意図してお
り、それにより本発明を一層容易に理解することを可能
としている。
本発明の一部として最終値を予測する為の関係式は経験
的に且つ理論的に派生されたものであって、代数的に証
明することが可能である。それは、デバイスへの入力は
基礎の１次ステップ関数であるという仮定、及び測定シ
ステムがそれを１次システムとして近似することが可能
である様な支配的な実際の極を持つという仮定に基づい
ている。測定回路内では典型的に補償コンデンサを使用
しているので、この後者の仮定は有効である。その結果
派生される関係は以下の如くである。
最終応答＝(Y2-XZ)/(2Y-X-Z) 尚、Z,Y,Zは夫々時間T1,T2,T3で取ったサンプルであ
る。
この関係式は、等価な時間遅れを持って３つの測定値を
取ることを必要とする。測定間の最適時間「Ｔ」は、応
答が変化している速度の関数であり、即ち応答の大きさ
における無為の変化は、実質的にその最終値に落ち着い
たか応答であるか又は応答をあまりにも早くサンプルす
るのでその中の変化を測定することが出来ないかの何れ
かを表す。予測の迅速な計算計算を可能とする為に高速
のサンプリング速度が望ましいが、測定間の時間は予測
値計算に対して許容可能な信号対雑音比を与える為に充
分に大きな電圧又は応答変化を与えるのに著しく大きな
ものでなければならない。最適時間「Ｔ」を決定する為
に多数の方法を使用することが可能であり、その場合
に、演繹的に（テストされるデバイスのパラメータに基
づく計算によって）又は本発明によって使用される如
く、動的に（応答における実際の変化に基づいて）、決
定することが可能である。好適実施例においては、
「Ｔ」は初期的に、テスト中のデバイス１１のパラメー
タに鑑みて小さいと知られる値に選択される。次いで、
応答の測定を行ない、この測定間の期間は、測定した応
答の大きさが予測した最終値、即ち派生値、の約１２％
に等しくなる迄動的に延長される。その結果この値が得
られる「Ｔ」をその後になされる測定間の「Ｔ」として
使用し且つ予測最終値を計算する為に使用される。これ
らの計算は、プロセサ１５の制御下で演算プロセサ２３
によって迅速に行なうことが可能である。然し乍ら、当
業者等にとって明らかな如く、「Ｔ」に対する値を計算
するその他の方法も同様に使用可能である。
これらの測定タイミング精度を容易なものとする為に、
本発明は各測定を行なう前にタイマー１８を再スタート
させる。これは、測定を行なう為に使った時間における
変動に起因する測定間の時間における何れの変動も除去
する。本発明の最も簡単な実施例においては、最終値を
予測する為の何れの計算の前に、全て３つの測定を行な
う。測定を行なうと、これらの３つの値は従来の演算プ
ロセサ２３へ入力として供給され、その中で最終値が計
算される。
最終応答又は電圧が予測されると、それは、先にプロセ
サ１５内にストアされている同様の応答に対する派生値
と比較される。典型的に、この様な比較は、構成要素が
許容可能である公差範囲を持っている。この公差範囲
は、既に説明した如く、パラメータの初期値化の間にプ
ロセサ１５内にプログラムされる。従って、テスト中の
デバイス１１は、拒否されるか又は許容される。このス
テータスは、ＣＲＴのスクリーン上のメッセージ、プリ
ント出力、インジケータの発光等によって表示される。
以上説明したステップは第３図に示してある。命令２８
が、派生した値及びテスト中のデバイス１１に対する公
差範囲を包含するテストパラメータプロセサ１５を初期
値化する。命令２９がスイッチングマトリクス１４によ
って適宜のプローブ１３を信号発生器１６へ電気的に接
続させると共に、信号発生器１６によって適宜の励起信
号をデバイス１１のノードへ印加される。命令３０で示
した如く、励起信号の印加によってタイマー１８を動作
させる。命令３０は又スイッチングマトリクスによって
適宜のプローブを測定回路１７へ接続させる。測定間に
経過する時間の正確な制御は重要であるから、命令３１
はプログラムした時間遅れが経過すると直ぐにタイマー
を再開始させる。励起信号に対するデバイスの応答の最
初の測定が命令３２の結果として取られる。この測定は
測定「Ｚ」として識別され、且つ命令３３によってプロ
セサ１５内にストアされる。これが最初の測定である場
合、命令３４は「ＮＯ」で応答し、命令３５はその最初
の測定をも測定「Ｙ」としてストアさせる。
タイマー１８のプログラムした時間遅れが経過すると、
命令３１乃至３４が繰り返され、第２測定値が測定
「Ｚ」としてストアされる。測定「Ｙ」が存在するので
（即ち、最初の測定値）、制御は命令３６及び３７へ渡
され、その結最初の測定を測定「Ｘ」として識別すると
共に２番目の測定を「Ｙ」として識別する。プログラム
した時間遅れの経過後、命令３１乃至３４及び３６が再
度繰り返され、この場合には全ての３つの測定値、即
ち、Ｘ＝１番目の測定値、Ｔ＝２番目の測定値、Ｚ＝３
番目の測定値、が存在するので、制御は命令３８へ渡さ
れる。当業者等にとって理解される如く、ステップ３３
乃至３７は、適宜の数の測定が行なわれることを確保す
る為のループとして機能する。この結果は、ここに記載
したものの均等物と考えられ且つ本発明の範囲内である
と考えれるその他の命令の組みによっても達成可能であ
る。
命令３８により、プロセサ１５と演算プロセサ２３は励
起信号の応答の最終値、即ちセトリング時間よりも大き
な或る時間「Ｔｆ」で発生する値を予測する為に派生さ
れた数学的関係式に従って測定値を処理する。この値が
計算されると、それがステップ２８の間にプロセサ１５
内にプログラムされている決定された値と比較すること
が可能である。前述した如く、予測した値と決定した値
との間が実質的な等価（即ち、プログラムした公差範
囲）である場合、テスト中のデバイスは適切に機能して
いると結論される。
以上説明した簡単な実施例は多種の回路をテストするの
に効果的であるが、それは全ての場合に完全に満足のい
くものではない。例えば、この方法を繰り返し行ない且
つ第４図の命令４７−５１に示した如く（尚、第３図に
示した実施例に共通する命令は第３図と同様の符号と付
してある）予測した値と決定した値を比較する前に最終
の予測値の一貫性を検査することによって一層高い精度
を得ることが可能である。この繰り返しは大きな時定数
（即ち、長いセトリング時間）を持った回路に対して特
に有用である。多数の繰り返しの後、予測した最終値が
比較的一定であると、本方法が実際特定の回路に対して
働いていることをより一層に確実にすることが可能であ
る。測定間の時間遅れは、各定常状態に対する応答の全
経過時間と比較して典型的に極めて小さいので、本発明
に基づく本方法の多数繰り返しは、完全に応答が落ち着
く迄待つ従来のテストシステムよりも実質的に短い時間
で実施することが可能である。
同様に、上述した方法の精度及び速度は、第５図（尚、
第３図に示した実施例と共通な命令には第３図と同じ番
号を付してある）に示し実施例に示した幾つかの付加的
な方法ステップを包含することによって更に増加させる
ことが可能である。理解される如く、命令２８乃至３５
は同一である。然し乍ら、この実施例の場合、２番目の
測定が存在すると命令４０へ進み、そこで２つの最も最
近の測定値を比較する。これらの測定値が実質的に等価
である場合、即ちプログラムした公差範囲無いである場
合、応答が既に定常状態又は最終値に到達したという仮
定をすることが可能である。従って、命令３９を与えて
測定した応答と派生即ち導出した応答との間で比較を行
ない、命令３８を処理することなく、デバイス１１が適
切に機能しているか否かを決定することが可能である。
従って、時間とメモリ空間の両方を節約することが可能
である。然し乍ら、測定値が実質的に等価でない場合、
命令３６が処理される。３番目の測定値が現在メモリ内
にあるか否かに応じて、命令３７又は４１の何れかが処
理される。命令３７は既に説明した測定ループに入る。
然し乍ら、命令４１は、第１及び第２測定値間の差と第
２及び第３測定値間の差との比を決定する。（尚、３番
目、２番目、１番目という用語は、夫々、最も最近の測
定値、その前の測定値、及び該前の測定値の前の測定値
を示す為に便宜的に使用している。）この比は比「Ｒ」
としてプロセサ１５内にストアされる。３つの測定値の
みがメモリにある場合、この比も比「Ｓ」としてストア
され、且つ４番目の測定が命令３７、３５、３１乃至３
３を介して従来の態様で行なわれる。２番目、３番目及
び４番目の測定値を使用して、命令４１が再度処理さ
れ、比「Ｒ」が計算され且つストアされる。然し乍ら、
比「Ｓ」は命令４１及び４２の初期処理により現在は存
在している。従って、命令４３が処理される。本発明で
の経験的な研究の結果、本発明に基づくテスト方法は、
命令４１によって計算される複数個の比が実質的に等し
い場合に一層能率的で且つ潜在的に一層正確なものであ
ることが確かめられた。この前提条件は又数学的にも確
かめられた。これらの比が正で且つ１より大きい場合に
は、同様に一層大きな精度が得られる。命令４４がこの
決定を行なう。これらの条件の何れかが満足されると、
命令４２、３７、３５、及び３１乃至３３を介して別の
測定が行なわれ且つ別の比が計算される。この様な条件
は演算プロセサ２３によって従来の態様で決定すること
が可能である。この処理は該条件が真となる迄繰り返さ
れる。
好適実施例においては、命令４３及び４４に記載されて
いる両方の条件が発生すると、命令３８を介して予測最
終値の計算が行なわれ、且つ、既に説明した如く、命令
３９を介してデバイスの状態の決定が行なわれる。典型
的に、この様な決定は、応答が完全に落ち着くのに必要
とされる時間の一部内で行なうことが可能である。然し
乍ら、実際にかかる時間はテストする回路の時定数に依
存する。多くの回路の場合に、最終値を予測するのにか
かる時間はこの時定数の約半分である。
理解される如く、本発明では現在入手可能な従来のテス
トシステムにおけるよりも実質的に短い時間でテスト中
のデバイスの状態を決定することが可能である。更に、
この様なテスト時間の短縮は多くの回路に対する精度の
減少を最小に押えて実施することが可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は従来のテスト回路の概略図、第２図は本発明に
基づくテストシステムの概略図、第３図乃至第５図は本
発明に基づきアナログデバイスをテストする方法の３つ
の実施例の各機能的ブロック図、である。 （符号の説明） １１：テスト中のデバイス １３：プローブ １４：スイッチングマトリクス １５：プロセサ １６：信号発生器 １８：シーケンサ ２０、２１：ノード ２５：テストシステム

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】アナログデバイスをテストする方法におい
    て、 a)該デバイスへ所定の入力信号を印加し、 b)該入力信号から得られる該デバイスの応答の第１測定
    値を取り、 c)所定時間Ｔ待ち且つ該入力信号から得られる該デバイ
    スの応答の第２測定値を取り、 d)ステップc)におけるのと同じ所定時間Ｔ待ち且つ該入
    力信号から得られる該デバイスの応答の第３測定値を取
    り、 e)実際に最終値を測定する為に待つことなく該測定値か
    ら該応答の最終値を予測し、 f)該予測最終応答を機能デバイスから派生された既知の
    応答値と比較する、ことを特徴とする方法。
  2. 【請求項２】特許請求の範囲第１項において、ステップ
    a)乃至e)を繰り返し行ない、予測最終値を比較し、且つ
    この様に比較した値が実質的に等価である場合にのみス
    テップf)を実施することを特徴とする方法。
  3. 【請求項３】特許請求の範囲第２項において、前記最終
    値は次式に従って予測されることを特徴とする方法。 予測最終応答＝(Y2-XZ)/(2Y-X-Z) 尚、Ｘは第１測定値に等しく、Ｙは第２測定値に等し
    く、Ｚは第３測定値に等しい。
  4. 【請求項４】特許請求の範囲第１項乃至第３項の内の何
    れか１項において、第２測定値を第１測定値と比較し、
    その第１及び第２測定値が所定の値を越えて異なる場合
    にのみステップd)を実施することを特徴とする方法。
  5. 【請求項５】特許請求の範囲第１項乃至第４項の内の何
    れか１項において、該第１及び第２測定値間の差を該第
    ２及び第３測定値間の差と比較し、且つ該第１及び第２
    測定値間の差と該第２及び第３測定値間の差との比が正
    であり且つ１より大きい場合にのみステップe)を実施す
    ることを特徴とする方法。
  6. 【請求項６】特許請求の範囲第１項乃至第５項の内の何
    れか１項において、ステップd)におけるのと同じ所定時
    間Ｔ待ち且つ該入力信号から得られる該デバイスの応答
    の第４測定値を取り、該第１及び第２測定値間の差と該
    第２及び第３測定値の差との比を派生し、該第２及び第
    ３応答間の差と該第３及び第４測定値間の差との比を派
    生し、該第１及び第２測定値間の差と該第２及び第３測
    定値間の差との比を該第２及び第３測定値間の差と該第
    ３及び第４測定値間の差との比を比較し、この様に比較
    した比が等しく正で且つ１より大きい場合にのみステッ
    プe)を実施することを特徴とする方法。
  7. 【請求項７】特許請求の範囲第６項において、前記最終
    値が次式に従って予測されることを特徴とする方法。 予測最終応答＝(Y2-XZ)/(2Y-X-Z) 尚、Ｘは第１測定値と等しく、Ｙは第２測定値と等し
    く、Ｚは第３測定値と等しい。
  8. 【請求項８】アナログデバイスをテストする装置におい
    て、 所定の電気信号で該デバイスを励起する信号発生器と、 該励起信号に対する該デバイスの応答を所定の等しい時
    間遅れで互いに離隔させて少なくとも３つの測定値を測
    定する手段と、 前記測定手段と前記信号発生器とを前記デバイスへ選択
    的に且つ電気的に接続及び／又は遮断する回路手段と、 該測定値から該励起信号に対する該デバイスの応答の最
    終値を予測する手段と、 該予測した最終応答を機能デバイスから派生される応答
    値と比較してその際に該テスト中のデバイスが機能して
    いるか又は機能していないかを評価する比較手段と、を
    有することを特徴とする装置。
  9. 【請求項９】特許請求の範囲第８項において、該最終値
    が次式に従って予測されることを特徴とする装置。 予測最終応答＝(Y2-XZ)/(2Y-X-Z) 尚、Ｘは該応答の第１測定値と等しく、Ｙは該応答の第
    ２測定値と等しく、Ｚは該応答の第３測定値に等しい。
  10. 【請求項１０】特許請求の範囲第８項において、該第１
    及び第２測定値間の差と該第２及び第３測定値間の差と
    の比を比較する手段を有しており、前記予測手段が前記
    比が正で且つ１より大きい場合に次式を利用することを
    特徴とする装置。 予測最終応答＝(Y2-XZ)/(2Y-X-Z) 尚、Ｘは該応答の第１測定値と等しく、Ｙはが応答の第
    ２測定値と等しく、且つＺは該応答の第３測定値と等し
    い。
  11. 【請求項１１】特許請求の範囲第９項において、該第１
    及び第２測定値間の差と該第２及び第３測定値間の差と
    の比を比較する手段と、該第２及び第３測定値間の差と
    該第３及び第４測定値間の差との比を比較する手段と、
    を有しており、前記予測手段がこの様な比が等しく正で
    且つ１より大きい場合に次式を利用することを特徴とす
    る装置。 予測最終応答＝(Y2-XZ)/(2Y-X-Z) 尚、Ｘは該応答の第２測定値と等しく、Ｙは該応答の第
    ３測定値と等しく、Ｚは該応答の第４測定値と等しい。
JP60158509A 1984-07-19 1985-07-19 電子デバイス又は回路テスト方法及び装置 Expired - Lifetime JPH065261B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/632,460 US4686628A (en) 1984-07-19 1984-07-19 Electric device or circuit testing method and apparatus
US632460 1984-07-19

Publications (2)

Publication Number Publication Date
JPS6188170A JPS6188170A (ja) 1986-05-06
JPH065261B2 true JPH065261B2 (ja) 1994-01-19

Family

ID=24535614

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60158509A Expired - Lifetime JPH065261B2 (ja) 1984-07-19 1985-07-19 電子デバイス又は回路テスト方法及び装置

Country Status (5)

Country Link
US (1) US4686628A (ja)
EP (1) EP0171322B1 (ja)
JP (1) JPH065261B2 (ja)
CA (1) CA1248181A (ja)
DE (1) DE3584054D1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3667862D1 (de) * 1985-01-31 1990-02-01 Hewlett Packard Co Schaltung zur messung der kenngroessen einer getesteten anordnung.
US5043910A (en) * 1985-04-19 1991-08-27 Graphtec Kabushikikaisha Printed circuit board function testing system
DE3636427A1 (de) * 1986-10-25 1988-05-05 Standard Elektrik Lorenz Ag Schaltungsanordnung und nachrichtennetzwerk mit pruefeinrichtung und pruefverfahren
US5107969A (en) * 1987-09-17 1992-04-28 Alfred Teves Gmbh Controllable vibration damper
US5307290A (en) * 1988-10-18 1994-04-26 Fiat Auto S.P.A. System for the automatic testing, preferably on a bench, of electronic control systems which are intended to be fitted in vehicles
US5134998A (en) * 1990-04-26 1992-08-04 Minnesota Mining And Manufacturing Company System and method for predicting the value of a compositional parameter of blood
GB2307051B (en) * 1995-11-06 1999-11-03 Marconi Instruments Ltd An equipment for testing electronic circuitry
FR2749396B1 (fr) * 1996-05-29 1998-08-07 Softlink Outil d'aide pour appareil de test de composants electroniques
FR2796157B1 (fr) 1999-07-05 2002-05-31 Softlink Procede de tests de composants electroniques
FR2812401B1 (fr) * 2000-07-28 2002-10-11 Bealach Bo No Finne Teo Ta Gal Procede de test de composants electroniques tenant compte de la derive de la moyenne
JP2003130919A (ja) * 2001-10-25 2003-05-08 Agilent Technologies Japan Ltd コネクションボックス及びｄｕｔボード評価システム及びその評価方法
US6760680B2 (en) * 2002-10-09 2004-07-06 Nyt Press Services Llc Testing system for printing press circuit board controllers
US7231573B2 (en) * 2002-12-20 2007-06-12 Verigy Pte. Ltd. Delay management system
JP4777794B2 (ja) * 2006-02-14 2011-09-21 日置電機株式会社 測定装置
JP4275696B2 (ja) * 2006-11-09 2009-06-10 三菱電機株式会社 サンプリング周波数制御方式および保護継電器
TWM343792U (en) * 2008-06-10 2008-11-01 Princeton Technology Corp Circuit testing apparatus
TWM343798U (en) * 2008-06-25 2008-11-01 Princeton Technology Corp Circuit testing apparatus
US8527231B2 (en) * 2010-09-15 2013-09-03 Teradyne, Inc. High throughput semiconductor device testing
US8549764B2 (en) 2011-09-23 2013-10-08 Lexmark International, Inc. Fluid tilt sensor within ink tank supply item for micro-fluid applications
TW201412027A (zh) * 2012-09-14 2014-03-16 Chicony Electronics Co Ltd 矩陣測試方法、系統及電壓時脈控制方法
US10340919B2 (en) * 2017-11-29 2019-07-02 Taiwan Semiconductor Manufacturing Company Limited Circuit for monitoring transient time in analog and digital systems
DE102018217406B4 (de) * 2018-06-18 2020-07-23 ATEip GmbH Verfahren und Vorrichtung zum elektrischen Prüfen einer elektrischen Baugruppe

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3541441A (en) * 1969-02-17 1970-11-17 Ibm Test system for evaluating amplitude and response characteristics of logic circuits
US3978325A (en) * 1973-09-05 1976-08-31 Control Electronics Co., Inc. Electronic thermometer
US4162531A (en) * 1977-01-14 1979-07-24 Hewlett-Packard Company Method and apparatus for programmable and remote numeric control and calibration of electronic instrumentation
US4176556A (en) * 1977-06-17 1979-12-04 Omron Tateisi Electronics Co. Electronic thermometer
JPS58700A (ja) * 1981-06-26 1983-01-05 Hitachi Ltd 流体輸送システムの制御方式
US4455612A (en) * 1982-01-27 1984-06-19 Iowa State University Research Foundation, Inc. Recursive estimation in digital distance relaying system
US4574359A (en) * 1982-12-21 1986-03-04 Terumo Kabushiki Kaisha Electronic clinical thermometer, and method of measuring body temperature

Also Published As

Publication number Publication date
DE3584054D1 (de) 1991-10-17
CA1248181A (en) 1989-01-03
JPS6188170A (ja) 1986-05-06
EP0171322B1 (en) 1991-09-11
US4686628A (en) 1987-08-11
EP0171322A1 (en) 1986-02-12

Similar Documents

Publication Publication Date Title
JPH065261B2 (ja) 電子デバイス又は回路テスト方法及び装置
JPS60247942A (ja) 半導体メモリ試験装置
EP0990166B1 (en) Integrated circuit tester including at least one quasi-autonomous test instrument
JP4259692B2 (ja) 回路基板検査装置
US6101458A (en) Automatic ranging apparatus and method for precise integrated circuit current measurements
JP3918344B2 (ja) 半導体試験装置
US5389990A (en) Method for measuring DC current/voltage characteristic of semiconductor device
JP2002228695A (ja) 抵抗測定装置
RU2801061C1 (ru) Устройство автоматизированного контроля функционирования блоков реле
KR930006962B1 (ko) 반도체 시험방법
JPS6329277A (ja) 論理集積回路の試験装置
JPH05164803A (ja) インサーキットテスタ用オープンテスト装置
JPH022953A (ja) Ｉｃ試験装置
JP2903443B2 (ja) Ｉｃ試験装置
JP2959174B2 (ja) 集積回路
JPH08160100A (ja) 半導体テスタ
Data Electrochemical impedance spectroscopy using the Bas-Zahner IM6 and im6e impedance analyzers
JPS596553A (ja) 論理回路
JP2996989B2 (ja) Ｉｃテスターのピン電流測定回路及びその基板
KR200146658Y1 (ko) 반도체 소자용 검사장비
JPH05164812A (ja) Ｉｃテスタ用直流試験装置
JPH06222107A (ja) ヒステリシス幅の測定方法
JPS6295474A (ja) 論理集積回路の試験装置
JPS63122973A (ja) Ｉｃ試験装置
JPS63302379A (ja) 集積回路の電気的特性試験方法