JPH0652046A - メモリシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】メインメモリの分散方式のシステムにおいて、
ＣＰＵバスのバス幅を拡張した場合に、システムバスの
バス幅を拡張することなく、高速アクセスの実現を図
る。 【構成】バスインターフェース１ｃは、リードアクセス
時にアクセス対象のアドレスとアドレス用メモリ１ｂに
記憶されたアドレスとを比較し、一致したアドレスに対
応するデータをリードし、比較結果が不一致の場合に
は、アドレス用メモリ２ｂに記憶されたアクセス対象の
アドレスと一致するアドレスのデータと交換してリード
する。ライトアクセス時には、バスインターフェース１
ｃは、データ用メモリ１ａに記憶されたデータをライト
データに更新し、比較結果が不一致の場合にはデータ用
メモリ２ａからのデータをデータ用メモリ１ａに転送
し、この転送されたデータをライトデータに更新する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
に使用されるメインメモリの分散方式を採用したメモリ
システムに関する。

【０００２】

【従来の技術】従来、コンピュータシステムのプロセッ
サ（ＣＰＵ）は、システムバスのバスタイミングと比較
して高速化し、システムバスの使用頻度が増大化してい
る。ＣＰＵは、システムバスを経由してメインメモリを
アクセスする。このため、ＣＰＵの高速化に応じて、メ
インメモリのアクセス速度を高速化することは、従来の
システムでは困難である。

【０００３】一方、高速化と共に、大容量のメインメモ
リが要求されている。このような高速化および大容量化
の要求を満たすために、メインメモリを分割して分散配
置する分散方式が考えられている。分散方式では、メイ
ンメモリをシステムバスに接続されるメインメモリとＣ
ＰＵバスに接続されるメインメモリとに分散配置され
る。

【０００４】このような方式を採用すると、ＣＰＵはＣ
ＰＵバスに接続されたメインメモリをアクセスすること
により、システムバスの使用頻度を低下できるため、高
速アクセスを実現することができる。また、メインメモ
リをシステムバスに接続されたメモリモジュール（具体
的にはメモリカード等）として分散配置できるため、メ
インメモリ全体として大容量化を図ることができる。こ
の場合、ＣＰＵとメインメモリとはプロセッサモジュー
ル（ＣＰＵモジュール）として構成されている。

【０００５】ところで、ＣＰＵモジュールにおいて、メ
インメモリのアクセスの高速化を図るために、ＣＰＵバ
スのバス幅を拡張した新規のＣＰＵモジュールを開発し
た場合に、この新規のＣＰＵモジュールをそのまま従来
のシステムには使用できない。

【０００６】使用するためには、新規のＣＰＵバスのバ
ス幅がシステムバスのバス幅のＮ倍である場合には、例
えば外付け回路等によりＣＰＵバスのバス幅を１／Ｎに
して、システムに組み込む必要がある。あるいは、新規
のＣＰＵモジュールに合わせて、システムを新規に開発
する必要がある。

【０００７】

【発明が解決しようとする課題】メインメモリの分散方
式により、メインメモリ全体の大容量化を実現すること
ができる。しかし、ＣＰＵバスのバス幅を拡張した新規
のＣＰＵモジュールを開発しても、従来のシステムに組
み込むためには、ＣＰＵバスのバス幅をシステムバスに
合わせて縮小する必要がある。また、新規のＣＰＵモジ
ュールに合わせて、システムを新規に開発することも考
えられるが、開発コスト等の面から実際的ではない。し
たがって、単にメインメモリの分散方式を採用しても、
ＣＰＵによるメインメモリのアクセスの高速化の実現は
困難である。

【０００８】本発明の目的は、メインメモリの分散方式
を採用したシステムにおいて、ＣＰＵモジュールのＣＰ
Ｕバスのバス幅を拡張した場合に、システムバスのバス
幅を拡張することなく、ＣＰＵモジュールをシステムに
組み込み、メインメモリの高速アクセスの実現を図るこ
とができるメモリシステムおよびコンピュータシステム
を提供することにある。

【０００９】

【課題を解決するための手段】本発明は第１に、メイン
メモリの分散方式を採用したメモリシステムにおいて、
ＣＰＵのリードアクセス時に、ＣＰＵバスに接続された
第１のメインメモリにアクセス対象のデータが存在しな
い場合に、システムバスに接続された第２のメインメモ
リに記憶されたアクセス対象のデータと第１のメインメ
モリに記憶された所定データとを交換し、アクセス対象
のデータをＣＰＵに転送するリード制御手段を備えたメ
モリシステムである。

【００１０】本発明は第２に、メインメモリの分散方式
を採用したメモリシステムにおいて、ＣＰＵのライトア
クセス時に、第１のメインメモリにアクセス対象のデー
タが存在しない場合に、第２のメインメモリに記憶され
たアクセス対象のデータと第１のメインメモリに記憶さ
れた所定のデータとを交換し、第１のメインメモリのア
クセス対象のデータをライトデータに更新するライト制
御手段を備えたメモリシステムである。

【００１１】本発明は第３に、メインメモリの分散方式
を採用したメモリシステムにおいて、ＣＰＵの命令コー
ドのリードアクセス時に、第１のメインメモリにアクセ
ス対象の命令コードが存在しない場合に、第２のメイン
メモリに記憶されたアクセス対象の命令コードをリード
してＣＰＵに転送するリード制御手段を備えたメモリシ
ステムである。

【００１２】

【作用】本発明の第１のメモリシステムでは、リード制
御手段は、第１のメインメモリでアクセス対象のデータ
の有無を判定し、データが存在すれば第１のメインメモ
リからデータをリードし、存在しない場合には第２のメ
インメモリに記憶されたアクセス対象のデータと第１の
メインメモリに記憶された所定データとを交換する。こ
の第１のメインメモリからリードしたアクセス対象のデ
ータをＣＰＵに転送する。

【００１３】本発明の第２のメモリシステムでは、ライ
ト制御手段は、第１のメインメモリでアクセス対象のア
ドレスのデータの有無を判定し、データが存在すれば第
１のメインメモリのデータをライトデータに更新し、デ
ータが不存在の場合には第２のメインメモリに記憶され
た前記データと第１のメインメモリに記憶された所定の
データとを交換する。この第１のメインメモリのアクセ
ス対象のデータをライトデータに更新する。

【００１４】本発明の第３のメモリシステムでは、リー
ド制御手段は、第１のメインメモリでアクセス対象の命
令コードの有無を判定し、命令コードが存在すれば第１
のメインメモリから命令コードをＣＰＵに転送し、命令
コードが不存在の場合には第２のメインメモリに記憶さ
れたアクセス対象の命令コードをリードしてＣＰＵに転
送する。

【００１５】

【実施例】以下図面を参照して本発明の実施例を説明す
る。

【００１６】図１は同実施例に係わるコンピュータシス
テムの構成を示すブロック図、図２乃至図４は同実施例
の動作を説明するための概念図、図５及び図６は同実施
例の動作を説明するためのフローチャートである。

【００１７】本システムは、システムバス４に接続され
たプロセッサ（ＣＰＵ）モジュール１、複数のメモリモ
ジュール２，３、Ｉ／Ｏモジュール５およびアドレス・
イニシャライザ６を有する。

【００１８】ＣＰＵモジュール１は、データ用メモリ１
ａ、アドレス用メモリ１ｂ、バスインターフェース１ｃ
およびＣＰＵ１ｄを有する。データ用メモリ１ａとアド
レス用メモリ１ｂは、システムのメインメモリの一部を
構成するメモリである。データ用メモリ１ａはデータ
（又は命令コード）を格納し、アドレス用メモリ１ｂは
アドレスを格納する。

【００１９】バスインターフェース１ｃは、ＣＰＵバス
１ｅを通じてＣＰＵ１ｄに接続されており、かつシステ
ムバス４に接続されている。バスインターフェース１ｃ
は、ＣＰＵ１ｄのリード／ライトアクセスの要求に応じ
て、メインメモリに対するリード制御およびライト制御
を実行するリード／ライト制御回路を構成する。

【００２０】メモリモジュール２，３はメインメモリの
一部を構成し、それぞれデータ用メモリ２ａ，３ａとア
ドレス用メモリ２ｂ，３ｂを有する。メモリモジュール
２，３は、それぞれのバスインターフェース２ｃ，３ｃ
によりシステムバス４に接続されている。バスインター
フェース２ｃ，３ｃは、それぞれデータ用メモリ２ａ，
３ａとアドレス用メモリ２ｂ，３ｂに対するリード制御
およびライト制御を実行する。

【００２１】Ｉ／Ｏモジュール５は、各種入出力装置の
インターフェースを構成する回路である。アドレス・イ
ニシャライザ６は、システムの電源投入時にメインメモ
リのアドレスをイニシャライズする回路である。次に、
同実施例の動作を説明する。

【００２２】まず、図５のステップＳ１に示すように、
ＣＰＵ１ｄがメインメモリの指定アドレスに対してアク
セス要求を行なうと、バスインターフェース１ｃはメイ
ンメモリのリード制御またはライト制御を行なう。ＣＰ
Ｕ１ｄは、アクセス要求時に、図２（Ａ）に示すような
アドレスを出力する。アドレスは、Ｉ／Ｏやメモリの選
択（チップセレクト等）に使用する部分Ｘ、アドレス用
メモリ１ｂに格納されるアドレス部分Ｙおよびデータ用
メモリ１ａ，アドレス用メモリ１ｂの入力用アドレス部
分Ｚからなる。

【００２３】バスインターフェース１ｃは、ＣＰＵ１ｄ
から受信したアドレスにより、アドレス用メモリ１ｂお
よびデータ用メモリ１ａをアクセスし、ＣＰＵ１ｄのア
クセス要求のアドレスとデータが記憶されているか否か
を判定する。具体的には、図２（Ｂ）に示すように、バ
スインターフェース１ｃは、ＣＰＵ１ｄからのアドレス
部分Ｚの値Ｍにより、アドレス用メモリ１ｂおよびデー
タ用メモリ１ａをアクセスする。アドレス用メモリ１ｂ
には、データＮに対応するアドレスＬが記憶されてい
る。バスインターフェース１ｃは、ＣＰＵ１ｄからのア
ドレス部分Ｙの値とアドレスＬとを比較する（ステップ
Ｓ２）。

【００２４】比較結果が一致していれば（ステップＳ３
のＹＥＳ）、バスインターフェース１ｃは、ＣＰＵ１ｄ
のアクセス要求のデータＮがデータ用メモリ１ａに記憶
されていると判定する。このとき、アクセス要求がリー
ドアクセスであれば（ステップＳ４のＹＥＳ）、バスイ
ンターフェース１ｃは、データ用メモリ１ａからデータ
Ｎをリードし、ＣＰＵバス１ｅを通じてＣＰＵ１ｄに転
送する（ステップＳ５）。

【００２５】アクセス要求がライトアクセスであれば
（ステップＳ４のＮＯ）、バスインターフェース１ｃは
データ用メモリ１ａの指定アドレスＭにライトデータを
ライトする。即ち、指定アドレスＬに対応するデータ用
メモリ１ａのデータＮを、ライトデータに更新する（ス
テップＳ６）。

【００２６】一方、比較結果が不一致の場合には（ステ
ップＳ３のＮＯ）、バスインターフェース１ｃは図６に
示すような処理を実行する。ここで、ＣＰＵ１ｄはアク
セス要求のアドレスとして、アドレス（Ｘ＝０，Ｙ＝Ｒ
１，Ｚ＝５５）を出力する。また、ＣＰＵモジュール１
のアドレス用メモリ１ｂおよびデータ用メモリ１ａに
は、図３（Ａ）に示すように、アドレス５５のエリアに
それぞれアドレスＲ２，データＤ２が記憶されている。
また、メモリモジュール２のアドレス用メモリ２ｂおよ
びデータ用メモリ２ａには、図３（Ｂ）に示すように、
アドレス５５のエリアにそれぞれアドレスＲ１，データ
Ｄ１が記憶されている。

【００２７】アクセス要求がリードアクセスであれば
（ステップＳ７のＹＥＳ）、バスインターフェース１ｃ
は、システムバス４を通じてアドレス（Ｘ＝０，Ｙ＝Ｒ
１，Ｚ＝５５）を出力し、メモリモジュール２に対して
リード要求を行なう。メモリモジュール２では、バスイ
ンターフェース２ｃは、アドレス用メモリ２ｂおよびデ
ータ用メモリ２ａからアドレスＲ１，データＤ１をリー
ドする。このアドレスＲ１，データＤ１を、バスインタ
ーフェース２ｃは、システムバス４を通じてバスインタ
ーフェース１ｃに転送する。

【００２８】一方、バスインターフェース１ｃは、アド
レス用メモリ１ｂおよびデータ用メモリ１ａからアドレ
スＲ２，データＤ２をリードし、メモリモジュール２の
バスインターフェース２ｃに転送する。これにより、バ
スインターフェース１ｃは、図３（Ｃ），（Ｄ）に示す
ように、ＣＰＵモジュール１のアドレス用メモリ１ｂに
記憶されたアドレスＲ２とメモリモジュール２のアドレ
ス用メモリ２ｂのアドレスＲ１とを交換する（ステップ
Ｓ８）。また、バスインターフェース１ｃは、図３
（Ｃ），（Ｄ）に示すように、ＣＰＵモジュール１のデ
ータ用メモリ１ａに記憶されたデータＤ２とメモリモジ
ュール２のデータ用メモリ２ａのデータＤ１とを交換す
る（ステップＳ９）。

【００２９】バスインターフェース１ｃは、図３（Ｃ）
に示すように、データ用メモリ１ａに交換により記憶さ
れたアクセス対象のデータＤ１をリードし、ＣＰＵ１ｄ
に転送する（ステップＳ１０）。

【００３０】一方、アクセス要求がライトアクセスであ
れば（ステップＳ７のＮＯ）、バスインターフェース１
ｃは、システムバス４を通じてアドレス（Ｘ＝０，Ｙ＝
Ｒ１，Ｚ＝５５）を出力し、メモリモジュール２に対し
てリード要求を行なう。

【００３１】ここで、ＣＰＵ１ｄは、アドレスＲ１に対
応するデータＤ１を更新するためのデータＤ３をライト
データとして出力する。また、ＣＰＵモジュール１のア
ドレス用メモリ１ｂおよびデータ用メモリ１ａには、図
４（Ａ）に示すように、アドレス５５のエリアにそれぞ
れアドレスＲ２，データＤ２が記憶されている。また、
メモリモジュール２のアドレス用メモリ２ｂおよびデー
タ用メモリ２ａには、図４（Ｂ）に示すように、アドレ
ス５５のエリアにそれぞれアドレスＲ１，データＤ１が
記憶されている。

【００３２】メモリモジュール２では、バスインターフ
ェース２ｃは、アドレス用メモリ２ｂおよびデータ用メ
モリ２ａからアドレスＲ１，データＤ１をリードする。
このアドレスＲ１，データＤ１を、バスインターフェー
ス２ｃは、システムバス４を通じてバスインターフェー
ス１ｃに転送する。

【００３３】一方、バスインターフェース１ｃは、アド
レス用メモリ１ｂおよびデータ用メモリ１ａからアドレ
スＲ２，データＤ２をリードし、メモリモジュール２の
バスインターフェース２ｃに転送する。これにより、バ
スインターフェース１ｃは、図４（Ｄ）に示すように、
ＣＰＵモジュール１のアドレス用メモリ１ｂに記憶され
たアドレスＲ２とメモリモジュール２のアドレス用メモ
リ２ｂのアドレスＲ１とを交換する（ステップＳ１
１）。

【００３４】また、バスインターフェース１ｃは、図４
（Ｄ）に示すように、ＣＰＵモジュール１のデータ用メ
モリ１ａに記憶されたデータＤ２とメモリモジュール２
のデータ用メモリ２ａのデータＤ１とを交換する（ステ
ップＳ１２）。

【００３５】バスインターフェース１ｃは、図４（Ｃ）
に示すように、データ用メモリ１ａに交換により記憶さ
れたアクセス対象のデータＤ１をＣＰＵ１ｄからのライ
トデータＤ３に更新する（ステップＳ１３）。

【００３６】このようにして、メインメモリをＣＰＵモ
ジュール１およびメモリモジュール２，３に分散配置し
た分散方式において、ＣＰＵ１ｄがアクセス要求したデ
ータがＣＰＵモジュール１のメインメモリ（データ用メ
モリ１ａ）に存在すれば、ＣＰＵバス１ｅを通じてリー
ド／ライト動作を実行する。

【００３７】また、不存在であれば、バスインターフェ
ース１ｃは、メモリモジュール２，３をアクセスし、メ
モリモジュール２，３のメインメモリに格納されたアク
セス要求のデータ（アドレスも含む）を、ＣＰＵモジュ
ール１のメインメモリに格納する。そして、ＣＰＵバス
１ｅを通じて、ＣＰＵモジュール１のメインメモリに対
するアクセス要求のリード／ライト動作を実行すること
になる。

【００３８】したがって、結果的に、ＣＰＵ１ｄはＣＰ
Ｕモジュール１のＣＰＵバス１ｅを通じて、メインメモ
リをアクセスすることができる。これにより、ＣＰＵバ
ス１ｅのバス幅を拡張した新規なＣＰＵモジュール１を
開発した場合に、システムのシステムバス４のバス幅等
の変更を行なうことなく、新規なＣＰＵモジュール１を
システムに組み込むことが可能となる。言い換えれば、
高速化を図った新規なＣＰＵモジュール１をそのまま、
従来のシステムに組み込むことができる。

【００３９】図７および図８は同実施例の変形例を説明
するための図である。この変形例では、図７（Ａ）に示
すように、データ用メモリ１ａには命令コードＩ２が格
納されている。

【００４０】ここで、図８のステップＳ２０に示すよう
に、ＣＰＵ１ｄがメインメモリの指定アドレスに対し
て、命令コードＩ１のアクセス要求を行なうと、バスイ
ンターフェース１ｃはステップＳ２１以下のメインメモ
リのリード制御を実行する。

【００４１】即ち、バスインターフェース１ｃは、アク
セス要求のアドレスＹとアドレス用メモリ１ｂに格納さ
れたアドレスＲ２とを比較する（ステップＳ２１）。比
較結果が一致していれば（ステップＳ２２のＹＥＳ）、
バスインターフェース１ｃは、ＣＰＵ１ｄのアクセス要
求の命令コードがデータ用メモリ１ａに記憶されている
と判定し、データ用メモリ１ａから命令コードをリード
してＣＰＵ１ｄに転送する（ステップＳ２３）。

【００４２】一方、比較結果が不一致の場合には（ステ
ップＳ２２のＮＯ）、バスインターフェース１ｃは、シ
ステムバス４を通じてアドレス（Ｘ＝０，Ｙ＝Ｒ１，Ｚ
＝５５）を出力し、メモリモジュール２に対してリード
要求を行なう（ステップＳ２４）。ここで、図７（Ｂ）
に示すように、メモリモジュール２では、アドレス５５
のエリアにそれぞれアドレスＲ１，データＤ１が記憶さ
れていると想定する。

【００４３】バスインターフェース２ｃは、アドレス対
象のアドレスＲ１に対応する命令コードＩ１をデータ用
メモリ２ａからリードする（ステップＳ２５）。さら
に、リードした命令コードＩ１を、システムバス４を通
じてバスインターフェース１ｃに転送する。バスインタ
ーフェース１ｃは、メモリモジュール２からのアクセス
対象の命令コードＩ１を、ＣＰＵバス１ｅを通じてＣＰ
Ｕ１ｄに転送する（ステップＳ２６）。

【００４４】このとき、図７（Ｃ）に示すように、ＣＰ
Ｕモジュール１のアドレス用メモリ１ｂおよびデータ用
メモリ１ａの内容はアクセス前とは変化していない。ま
た、図７（Ｄ）に示すように、メモリモジュール２のア
ドレス用メモリ２ｂおよびデータ用メモリ２ａの内容も
同様に、アクセス前とは変化していない。

【００４５】このようにして、ＣＰＵ１ｄのアクセス対
象がＣＰＵモジュール１に存在しない場合に、メモリモ
ジュール２からリードした命令コードとＣＰＵモジュー
ル１の命令コードとを交換することなく、メモリモジュ
ール２からリードした命令コードをＣＰＵ１ｄに転送す
る。

【００４６】この場合、命令コードのリードアクセス時
だけでなく、前記のデータのリード／ライトアクセス時
においても、メモリモジュール２とＣＰＵモジュール１
間でのデータの交換をすることなく、アクセス対象のデ
ータのリード／ライト制御を行なう方式でもよい。

【００４７】

【発明の効果】以上詳述したように本発明によれば、メ
インメモリの分散方式を採用したシステムにおいて、Ｃ
ＰＵバスのバス幅を拡張して高速化を図った新規のＣＰ
Ｕモジュールを、従来のシステムの変更を伴わずに、組
み込むことができる。したがって、分散方式によるメイ
ンメモリ全体の大容量化と共に、高速化のＣＰＵモジュ
ールの組み込みを可能とするため、結果的にメインメモ
リの高速アクセスの実現を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施例に係わるコンピュータシステム
の構成を示すブロック図。

【図２】同実施例の動作を説明するための概念図。

【図３】同実施例の動作を説明するための概念図。

【図４】同実施例の動作を説明するための概念図。

【図５】同実施例の動作を説明するためのフローチャー
ト。

【図６】同実施例の動作を説明するためのフローチャー
ト。

【図７】同実施例の変形例を説明するための概念図。

【図８】同実施例の変形例を説明するためのフローチャ
ート。

【符号の説明】

１…プロセッサモジュール、１ａ，２ａ，３ａ…データ
用メモリ、１ｂ，２ｂ，３ｂ…アドレス用メモリ、１
ｃ，２ｃ，３ｃ…バスインターフェース。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵのアクセスによりデータの記憶／
   再生を行なうメインメモリを複数に分割し、ＣＰＵバス
   に接続された第１のメインメモリとシステムバスに接続
   された第２のメインメモリから構成される分散メモリ手
   段と、 前記ＣＰＵのリードアクセス時に、前記第１のメインメ
   モリでアクセス対象のデータの有無を判定し、前記デー
   タが存在すれば前記第１のメインメモリから前記データ
   をリードして前記ＣＰＵに転送し、前記データが不存在
   の場合には前記第２のメインメモリに記憶された前記デ
   ータと前記第１のメインメモリに記憶された所定のデー
   タとを交換して前記第１のメインメモリからアクセス対
   象の前記データを前記ＣＰＵに転送するリード制御手段
   とを具備したことを特徴とするメモリシステム。
2. 【請求項２】 ＣＰＵのアクセスによりデータの記憶／
   再生を行なうメインメモリを複数に分割し、ＣＰＵバス
   に接続された第１のメインメモリとシステムバスに接続
   された第２のメインメモリから構成される分散メモリ手
   段と、 前記ＣＰＵのライトアクセス時に、前記第１のメインメ
   モリでアクセス対象のアドレスのデータの有無を判定
   し、前記データが存在すれば前記第１のメインメモリの
   前記データをライトデータに更新し、前記データが不存
   在の場合には前記第２のメインメモリに記憶された前記
   データと前記第１のメインメモリに記憶された所定のデ
   ータとを交換して前記第１のメインメモリのアクセス対
   象の前記データをライトデータに更新するライト制御手
   段とを具備したことを特徴とするメモリシステム。
3. 【請求項３】 ＣＰＵのアクセスによりデータの記憶／
   再生を行なうメインメモリを複数に分割し、ＣＰＵバス
   に接続された第１のメインメモリとシステムバスに接続
   された第２のメインメモリから構成される分散メモリ手
   段と、 前記ＣＰＵのリードアクセス時に、前記第１のメインメ
   モリでアクセス対象のアドレスの有無を判定し、前記ア
   ドレスが存在すれば前記第１のメインメモリから前記ア
   ドレスに対応する記憶内容をリードして前記ＣＰＵに転
   送し、前記アドレスが不存在の場合には前記第２のメイ
   ンメモリに記憶された前記アドレスに対応する記憶内容
   と前記第１のメインメモリに記憶された所定の記憶内容
   とを交換して前記第１のメインメモリからアクセス対象
   の前記アドレスに対応する記憶内容を前記ＣＰＵに転送
   するリード制御手段と、 前記ＣＰＵのライトアクセス時に、前記第１のメインメ
   モリでアクセス対象のアドレスのアドレスの有無を判定
   し、前記アドレスが存在すれば前記第１のメインメモリ
   の前記アドレスに対応する記憶内容を更新し、前記アド
   レスが不存在の場合には前記第２のメインメモリに記憶
   された前記アドレスに対応する記憶内容と前記第１のメ
   インメモリに記憶された所定の記憶内容とを交換して前
   記第１のメインメモリのアクセス対象の前記アドレスに
   対応する記憶内容を更新するライト制御手段とを具備し
   たことを特徴とするメモリシステム。