JP2008040595A - 情報処理装置 - Google Patents

Abstract

【課題】データをアドレスの割当てられたブロックに分割して記憶する記憶装置から、該データを読み出す情報処理装置において、該記憶装置からのデータ読出しを実行する制御装置を設けつつも、当該制御装置に要求される処理を簡素化することが可能な情報処理装置を提供する。
【解決手段】データをアドレスの割当てられたブロックに分割して記憶する記憶装置から、該データを読み出す情報処理装置において、ブロック毎のアドレスを記憶する、アドレス用メモリと、読み出すべき情報に対応するブロックである対応ブロックのアドレスを取得し、該アドレスをアドレス用メモリに書込む第１制御装置と、アドレス用メモリの記憶内容に基づいて前記対応ブロックを読出す第２制御装置と、を備え、該対応ブロックの読出しによって、データの読出しを実現する情報処理装置とする。
【選択図】図３

Description

本発明は、外部メモリから供給される情報を処理する情報処理装置に関するものである。

近年、携帯電話機などの電子機器においては、マルチメディアに対応した仕様とするため、種々のコンテンツに関するデータを取り込んで処理を施し、出力を行うものが多く開発されている。データの種類としては、例えばＭＩＤＩやＭＰ３形式等の音楽データ、ＪＰＥＧやＭＰＥＧ形式等の画像・映像データをはじめとして、様々なものが存在する。

かかる状況において携帯電話機では、電話として本来的に必要な通信処理などを司るベースバンドＣＰＵ（以下、適宜「ＢＢ−ＣＰＵ」と称す）が、外部メモリ（例えばフラッシュメモリ）からの音楽データの取得処理などをも兼用するものとなっていた。このような態様をとる通信端末の一例を、図４を参照しながら以下に説明する。

図４のように当該通信端末１０１は、通信処理部１０２、ＢＢ−ＣＰＵ１０３、ＩＣチップ１０４、フラッシュメモリＩ／Ｆ１０７等を備えている。

通信処理部１０２は、ＢＢ−ＣＰＵ１０３からの信号を受けて、話者の音声データの送受信やデータの変調・復調処理などを実行する。すなわち電話として本来的に行うべき各種処理を実行するものである。

ＢＢ−ＣＰＵ１０３は、通信処理部１０２を通じて、電話として必要な各種処理の制御を行うとともに、ＩＣチップ１０４およびフラッシュメモリＩ／Ｆ１０７の制御をも兼用する。なおＢＢ−ＣＰＵ１０３の構成自体は、基本的には一般的なＣＰＵと同様である。

ＩＣチップ１０４は、レジスタアレイ１４１、ＦＩＦＯ［First-In First-Out］メモリ１４３、音声デコーダ１４４、およびＤＡＣ［Digital-Analog Converter］１４５などからなる音楽データ処理手段を有している。フラッシュメモリＩ／Ｆ１０７は、ＢＢ−ＣＰＵ１０３による制御に基づいて、フラッシュメモリ１０８との間で音楽データの入出力を実行する。

当該通信端末１０１においては、フラッシュメモリ１０８に記録されている音楽データの再生処理は次のように行われる。

まずＢＢ−ＣＰＵ１０３は、フラッシュメモリＩ／Ｆ１０７を通じて、一定量の音楽データの読み出しを行う。そしてこの音楽データをＩＣチップ１０４内のＦＩＦＯメモリ１４３に書き込む。またレジスタアレイ１４１には、音楽データの種類やビットレート等の情報を書き込んでおくことで、音楽データ処理の実行を補助する。

ＦＩＦＯメモリ１４３に書き込まれた音楽データは、音声デコーダ１４４へと読み出されて復調処理が施された後、ＤＡＣ１４５によってアナログ信号に変換される。そしてこのアナログ信号に基づいて音楽が再生出力される。また、ＦＩＦＯメモリ１４３からの音楽データの読み出し状況に応じて、すなわちＦＩＦＯメモリ１４３内の情報量が一定量を下回ると、ＢＢ−ＣＰＵ１０３は更に一定量の音楽データをフラッシュメモリ１０８から読み出してＦＩＦＯメモリ１４３に書き込む。

以上の処理により、フラッシュメモリ１０８内の音楽データに基づき、音楽再生を殆ど途切れさせることなく実行することが可能となる。
特開平９−３００７８０

上述した通信端末では、ＢＢ−ＣＰＵが、音楽再生中に常時、音楽データの読み出しや書き込みを制御する必要がある。しかし先述のようにＢＢ−ＣＰＵは、通信に関する処理や音楽再生に係る処理など多くの処理を兼用するため、処理方式において比較的汎用性が要求されることとなる。

例えば音楽データの読み出しや書き込みは比較的低いクロック周波数でも対応できるが、通信に関する処理では高いクロック周波数を要する場合、ＢＢ−ＣＰＵは高いクロック周波数を基準として動作することとなる。このような場合、音楽再生に係る処理については非効率的なものとなってしまい、ひいては処理内容の割に大きな電力が消費される結果となる。

なおＢＢ−ＣＰＵにあまりに多くの処理を並行処理させると、ＢＢ−ＣＰＵの負荷が過剰となり、誤作動の原因となるおそれもある。また多くの処理を適切に並行処理させるには、それだけ高性能なＢＢ−ＣＰＵを備える必要があり、製品の製造コスト増大の要因となるおそれもある。

そこで、主に音楽データをフラッシュメモリ等から読み出してＦＩＦＯメモリに格納するという限られた処理（データの読出し処理）を、ＢＢ−ＣＰＵとは別個の比較的簡易な制御装置（シーケンサ）に行わせることが考えられる。このようにすることで、ＢＢ−ＣＰＵの処理負担を、特にデータ読出しが実行されている間において、相当程度軽減させることが可能となる。

ただしフラッシュメモリ等の記憶装置において、音楽データ等の情報は、通常、ページやセグメント等と呼ばれるブロックに分割されて記録されている。そのため、データの読み出しを実行するにあたっては、読み出そうとする情報に対応した各ブロックに割当てられているアドレスを予め把握しておく必要がある。

しかし、このようなアドレスの情報を取得することは、フラッシュメモリ内部のサーチ負担などが必要となる可能性もあり、比較的複雑な処理を伴うことがある。そのため、上述したシーケンサにアドレス情報を取得させるものとすれば、シーケンサ自体が扱う処理の種類が増大するとともに、シーケンサにより高度な処理の実行が要求されることとなる。一方、シーケンサ自体に高度な処理を要求することは、シーケンサをより高性能なものとする必要が生じるため、コスト面などから好ましいとはいえない。

そこで本発明は上記の問題点に鑑み、データをアドレスの割当てられたブロックに分割して記憶する記憶装置から、該データを読み出す情報処理装置において、該記憶装置からのデータ読出しを実行する制御装置（上述のシーケンサに相当）を設けつつも、当該制御装置に要求される処理を簡素化することが可能な情報処理装置の提供を目的とする。

上記目的を達成するために、本発明に係る情報処理装置は、データをアドレスの割当てられたブロックに分割して記憶する記憶装置から、該データを読み出す情報処理装置において、前記ブロック毎のアドレスを記憶する、アドレス用メモリと、読み出すべき情報に対応する前記ブロックである対応ブロックのアドレスを取得し、該アドレスを前記アドレス用メモリに書込む、第１制御装置と、前記アドレス用メモリの記憶内容に基づいて、前記対応ブロックを読出す、第２制御装置と、を備え、該対応ブロックの読出しによって、前記データの読出しを実現する構成（第１の構成）とする。

本構成によれば、第２制御装置が対応ブロックの読出しを実行するから、第１制御装置におけるブロック読出しの負担が解消される。そのため、第１制御装置を汎用性の高いもの（例えば上述のＢＢ−ＣＰＵに相当するもの）とし、対応ブロックの読出しがなされている期間であっても、他の処理の制御をより円滑に行うことが可能となる。

また、第１制御装置が、アドレス用メモリに対応ブロックのアドレスを書込むこととしており、第２制御装置は、この書込まれたアドレスに基づいて対応ブロックの読出しを行うだけでよいものとなっている。そのため、第２制御装置に要求される処理を簡素化することが可能となっている。

また上記第１の構成において、前記アドレス用メモリは、前記対応ブロックのアドレスとともに、該対応ブロック毎に設けられた第１フラグ情報をも記憶するものであり、前記第２制御装置は、前記の各対応ブロックの読出しを行う毎に、その読出した対応ブロックに係る第１フラグ情報を更新する構成（第２の構成）としてもよい。

本構成によれば、対応ブロックの読出しがなされる毎に、そのブロックに対応する第１フラグ情報が更新されるため、第１フラグ情報によれば、現時点におけるブロックの読出し状況（どこまでのブロックが既に読み出されたか）を把握することが可能となる。そのため、例えばブロックの読出しを一旦停止し、その後に、ブロックの読出しを再開する場合において、前回の読出しに続くように（重複や抜けが生じないように）、読出しを再開するといったことが容易となる。

また上記第１または第２の構成において、前記アドレス用メモリは、少なくともｍ個の前記アドレスを記憶可能であり、前記第１制御装置は、前記アドレス用メモリに対して、ｍ個のアドレスを書込むとともに、その後、ｎ（ｎ＜ｍとする）個のブロックが読み出される度に、該ｎ個のブロックに係るアドレスを消去するとともに、新たにｎ個の対応ブロックに係るアドレスを書込むことによりなされる、更新処理を行う構成（第３の構成）としてもよい。

本構成によれば、アドレス用メモリの容量が、読み出したい情報に対応するアドレスを全て記録できる程に大きくない場合であっても、アドレス用メモリに対する更新処理を行うことによって、容易に対応することが可能となる。また、ｎ個のブロックが読み出される度に、更新処理を行うようにしている。

そのため、アドレス用メモリに書込まれている最後の（ｍ−ｎ）個分のアドレスは、更新処理の前後の何れにも書込まれていることとなる。その結果、更新処理の実行中に第２制御装置によるブロックの読出しが並行してなされる場合であっても、第２制御装置は、この（ｍ−ｎ）個分のアドレスを参照することが可能であるため、かかるブロックの読出しが妨げられることを回避できる。

また上記第３の構成において、前記アドレス用メモリは、前記対応ブロックのアドレスとともに、該対応ブロック毎に設けられた第２フラグ情報をも記憶するものであり、前記第２制御装置は、前記第２フラグ情報に基づいて、前記ｎ個のブロックが読み出されたタイミングを検出するとともに、該タイミングにおいて、前記第１制御装置に対して前記更新処理を実行するように指示する構成（第４の構成）としてもよい。

本構成によれば、例えばｎ番目に読み出されるべきブロックの第２フラグ情報を反転させておくことにより、第２制御装置は、ｎ個のブロックが読み出されたタイミングを容易に検出することが可能となる。また第２制御装置は、かかるタイミングで第１制御装置に対して更新処理を実行するように指示を出すため、第１制御装置はかかるタイミングの到来を監視する必要がなく、その分、第１制御装置の処理負担を軽減させることができる。

また、上記第１から第４の何れかの構成に係る情報処理装置と、前記記憶装置から読出したデータに基づいて音響を生じさせる音響手段と、を備えた構成（第５の構成）の音響出力装置としてもよい。本構成によれば、音響データ（例えばＭＰ３形式のデータ等）を記憶している記憶装置から当該音響データを読出し、これに基づいて音響出力を行わせることが可能となる。

また上記第１から第４の何れかの構成に係る情報処理装置と、外部との通信を実行するための通信処理部と、を備えた通信端末であって、前記第１制御装置は、該通信処理部の制御をも行う構成（第６の構成）の通信端末としてもよい。

本構成によれば、上記第１から第４の何れかの構成により、ブロック読出しの処理負担が解消された第１制御装置によって、通信装置の制御がなされる。そのため、第１制御装置の処理負担が過大であるために通信装置の制御に不具合が生じるといった事態を、極力回避することができる。

上述の通り、本発明に係る情報処理装置によれば、第２制御装置が対応ブロックの読出しを実行するから、第１制御装置におけるブロック読出しの負担が解消される。そのため、第１制御装置を汎用性の高いものとし、対応ブロックの読出しがなされている期間であっても、他の処理の制御をより円滑に行うことが可能となる。

また、第１制御装置が、アドレス用メモリに対応ブロックのアドレスを書込むこととしており、第２制御装置は、この書込まれたアドレスに基づいて対応ブロックの読出しを行うだけでよいものとなっている。そのため、第２制御装置に要求される処理を簡素化することが可能となる。

本発明の一実施形態として、通信端末（例えば携帯電話機など）を例に挙げて説明する。まず本携帯電話機の構成について、図１を参照しながら説明する。

当該通信端末１は、通信処理部２、ＢＢ−ＣＰＵ３、及びＩＣチップ４などを備えている。なお図示はしていないが、押しボタンスイッチ等を配置した操作部、ディスプレイ、電源コネクタ等も備えている。

通信処理部２は、アンテナ、変調回路および復調回路等を備えている。そしてＢＢ−ＣＰＵ３の制御によって、話者の音声データの送受信やデータの変調・復調処理等といった各種の通信処理を実行する。これにより、電話として必要な通信機能が確保される。

ＢＢ−ＣＰＵ３は、通信処理部２を通じた通信処理や、その他の種々の処理を実行する。なお外部メモリを用いた音楽再生処理に関しては、レジスタアレイ４１やプレイリストＲＡＭ４８に所定情報を書き込む処理などを行う。またＢＢ−ＣＰＵ３の構成自体は、基本的には一般的なＣＰＵと同様である。

ＩＣチップ４は、レジスタアレイ４１、シーケンサ４２、ＦＩＦＯメモリ４３、音声デコーダ４４、ＤＡＣ４５、ＳＤカードＩ／Ｆ４６、ＮＡＮＤフラッシュＩ／Ｆ４７、およびプレイリストＲＡＭ４８などを備えている。

またＩＣチップ４は、外部との入出力に関わる端子として、ＳＤカード５やＮＡＮＤフラッシュ６（以下、これらを纏めて適宜「外部メモリ」と称す）内のデータ（外部データ）が入力されるための端子、ＢＢ−ＣＰＵ３から後述する開始情報および停止情報（取得制御情報）が入力されるための端子、および取得したデジタル音楽データに対し音声デコード処理やＤＡ変換処理を施したデータを出力ための端子などを備えている。

レジスタアレイ４１は、ＢＢ−ＣＰＵ３によって音楽再生に関する情報の書き込みが可能となっている。この音楽再生に関する情報の具体的内容としては、音楽データの形式、音楽再生のビットレート、音楽再生開始のタイミング、音楽再生停止のタイミング（例えば再生開始から所定時間後であるタイミング）、及びデータの読み出しを行う外部メモリ（ＳＤカードまたはＮＡＮＤフラッシュメモリ）の種類などが挙げられるが、これらには限定されない。なお本願ではこれらの情報を、適宜「初期情報」と称する。

シーケンサ４２は、レジスタアレイ４１に書き込まれた情報に応じて、外部メモリから音楽データを読み出してＦＩＦＯメモリ４３に書き込む処理などを行う。またＦＩＦＯメモリ４３は、シーケンサ４２によって一定量までの音楽データを書き込むことが可能であり、書き込まれた音楽データは順に音声デコーダ４４へと出力される。これにより、音楽データの読み出しと、デコードや音声出力処理とのタイミング調整が図られ、途切れのない音楽再生が可能となる。

そしてＦＩＦＯメモリ４３から出力された音楽データは、音声デコーダ４４によってデコードされた後、ＤＡＣ４５によってアナログ信号に変換され、スピーカによって音楽データに応じた音響出力がなされることとなる。

また外部メモリとのインターフェースとして、ＳＤカードＩ／Ｆ４６とＮＡＮＤフラッシュＩ／Ｆ４７が備えられており、これらを介して、ＳＤカード５またはＮＡＮＤフラッシュ６との間におけるデータ（例えばＡＤ変換されたデジタル音楽情報）の読み出し・書き込みが可能となっている。

なおＳＤカード５およびＮＡＮＤフラッシュ６は、音楽情報などの各種情報を、各々にアドレスの割当てられたブロック（ページやセグメント等に相当）に分割して記憶している。そのため、これらから所望の情報を読み出すためには、読み出そうとする情報に対応した各ブロックのアドレス情報を予め取得しておき、そのアドレスを指定した上で読出しを実行する必要がある。

プレイリストＲＡＭ４８は、外部メモリ内のアドレスなどを記憶するものであり、ＢＢ−ＣＰＵ３およびシーケンサ４２によってアクセス可能となっている。プレイリストＲＡＭ４８の記憶内容を、図２に模式的に示す。本図のようにプレイリストＲＡＭ４８では、ブロックのアドレス情報、処理済フラグ情報（第１フラグ情報）、および更新フラグ情報（第２フラグ情報）の各々が、データの読出しを行う順番とともに記憶されている。なおこれらの情報を纏めて、以下適宜「アドレス情報等」と称す。

以上の構成により、外部メモリに格納されている音楽情報に基づいて、音楽の再生を実現することが可能となっている。ここで音楽再生に必要となる、外部メモリからのデータ読出し処理について、図３のフローチャートを参照しながら説明する。

ＢＢ−ＣＰＵ３は、音楽再生開始の指示（例えば、ユーザによるボタン操作等）があったとき（ステップＳ１１のＹ）、その指示内容に応じた初期情報をレジスタアレイ４１へ書込むとともに（ステップＳ１２）、これから読み出そうとする情報に対応するブロックのアドレス情報等を外部メモリにアクセスして取得し、プレイリストＲＡＭ４８へ書込む（ステップＳ１３）。なお先述の通り、初期情報には、シーケンサ４２にデータ読出しを開始させるための命令（開始情報）も含まれている。

またアドレス情報等の書込みは、より具体的には、これから読み出そうとする情報に対応するブロックの総数のうち、まずプレイリストＲＡＭ４８が格納可能な所定個数分（図２の場合は、ｍ個分）のものを書込むこととする。ここで処理済フラグは、全てのアドレスについて「０」としておく。また更新フラグは、後述する更新処理を行わせたいタイミングで読み出されるブロック（図２の場合は、第ｎ番目に読み出されるブロック）に対応するものついては「１」とし、その他のものについては「０」とする。

その後、ＢＢ−ＣＰＵ３は、シーケンサ４２からアドレス情報等の更新の要請（ステップＳ１５）に係る割り込み処理、または、外部（ユーザの指示等を含む）から再生停止の指示に係る割り込み処理がなされるまで、基本的にデータ読み出しに関する制御を実行しない。つまりこれらの割り込み処理がなされるまで、ＢＢ−ＣＰＵ３は、データ読出しに係る処理負担が課されないから、他の処理をよりスムーズに実行することが可能となる。

ただしシーケンサからアドレス情報等の更新要請（ステップＳ２５）があったときは、（ステップＳ１４のＹ）、ＢＢ−ＣＰＵ３は、アドレス情報等の更新を実行する（ステップＳ１６）。このアドレス情報等の更新については、改めて説明する。

また再生停止の指示（例えば、ユーザによるボタン操作等）があったときは（ステップＳ１６のＹ）、シーケンサ４２に情報読出しを停止させるための停止情報を、レジスタアレイ４１に書込むこととする（ステップＳ１７）。その後、ステップＳ１１の処理に戻り、再生開始の指示が再びなされるか否かを監視する。

一方シーケンサ４２は、初期情報の一つである開始情報がレジスタアレイ４１に書込まれたか否かを監視している（ステップＳ２１）。そしてこの開始情報をトリガーとして、プレイリストＲＡＭ４８に書込まれているｋ（初めてのときは、ｋ＝１）番目のアドレスによって特定されるブロックを、外部メモリから読み出し、ＦＩＦＯメモリ４３に書込む（ステップＳ２２）。

またシーケンサ４２は、ブロックを読み出したときに、プレイリストＲＡＭ４８へアクセスし、その読み出したブロックに係る処理済フラグを「０」から「１」に変更する（ステップＳ２３）。

そして更にシーケンサ４２は、この読み出したブロックに係る更新フラグの状態を検出する（ステップＳ２４）。その結果、更新フラグが「１」であれば、ＢＢ−ＣＰＵ３に対して、アドレス情報等の更新を実行させるための要請（割り込み処理）を行う（ステップＳ２５）。

その後シーケンサ４２は、レジスタアレイ４１に停止情報が書込まれたか否か（ステップＳ２６）、および、ＦＩＦＯメモリ４３内に存在するデータが所定量以下であるか否か（ステップＳ２７）について、監視する。

そしてレジスタアレイ４１に停止情報が書込まれていれば（ステップＳ２６のＹ）、ステップＳ２１の処理に戻り、開始情報が再びレジスタアレイ４１に書込まれるか否かを監視する。これにより、新たな再生開始の指示がない限りは、シーケンサ４２によるデータの読出しはストップする。

またＦＩＦＯメモリ４３内に存在するデータが所定量（例えば、ＦＩＦＯメモリ４３における最大容量の７０％）以下であった場合は（ステップＳ２７のＹ）、プレイリストＲＡＭ４８から次のアドレス（前回にｋ番目のアドレスのブロックを読み出したときは、ｋ＋１番目のアドレス）のブロックを読み出すこととする（ステップＳ２２）。これにより、ＦＩＦＯメモリ４３に所定量のデータを安定的に蓄えておくことが可能となる。

ここで上述したアドレス情報等の更新処理について、図２を参照しながら具体的に説明する。プレイリストＲＡＭ４８の記録内容が図２の上段のようであった場合、第ｎ番目のブロックに対応する更新フラグが「１」となっているため、このブロックがシーケンサ４２によって読み出されたときに、アドレス情報等の更新要請（ステップＳ２５）がなされることとなる。

これを受けてＢＢ−ＣＰＵ３は、図２の下段のようにアドレス情報等の更新を実行する。すなわち、更新フラグが「１」となっているブロック以前のもの（第１番目から第ｎ番目）に対応するアドレス情報等を削除するとともに、削除された分の個数だけ、新たなアドレス情報等（第ｍ＋１番目から第ｍ＋ｎ番目）を追加することとする。つまり、アドレス情報等の更新にあたっては、プレイリストＲＡＭ４８内の全てのアドレス情報等を一括して更新することとせず、一部（ここでは、第ｎ＋１番目から第ｍ番目までの、ｍ−ｎブロック分）の重複部分を設けて、更新することとしている。

このようにＢＢ−ＣＰＵ３は、プレイリストＲＡＭ４８に対して、まずｍ個のアドレス等を書込む。そしてｎ（ｎ＜ｍ）個のブロックが読み出される度に、このｎ個のブロックに係るアドレス等を消去するとともに、新たにｎ個のブロックに係るアドレスを書込むことにより、更新処理を実現している。

そのため、プレイリストＲＡＭ４８に書込まれている、第ｎ＋１から第ｍ番目までのアドレス等は、更新処理の前後の何れにも存在していることとなる。その結果、更新処理の実行中にシーケンサ４２によるブロックの読出しが並行してなされる場合であっても、シーケンサ４２は、このｍ−ｎ個分のアドレスを参照することが可能であるため、かかるブロックの読出しが妨げられることを回避できるものとなる。その結果、ブロックの読出し処理を円滑なものとすることが可能となっている。

またここで、途中再生（一旦再生を停止させた後、再度その位置から再生させる）機能を使用する場合の、外部メモリからのデータ読出し処理について説明する。例えば再生停止の指示がなされたことにより、プレイリストＲＡＭ４８が図２の上段の状態となっているタイミングで、シーケンサ４２によるデータ読出しが停止した場合を想定する。

その後再び、再生開始の指示（ステップＳ１１のＹ）があったとき、ＢＢ−ＣＰＵ３は現時点でのプレイリストＲＡＭ４８の処理済フラグの状態に基づいて、前回再生時でのデータ読出し処理がどこまで済んでいるかを検出する。ここでは第ｎ−１番目のブロックまでの処理済フラグが「１」となっていることより、ここまでが既に読出し済みであると検出される。

そこでＢＢ−ＣＰＵ３はシーケンサ４２に対し、その次のブロックである第ｎ番目のブロックから読出しを開始させるように、レジスタアレイ４１への開始情報の書込み（ステップＳ１３）を行う。これにより、シーケンサ４２は、第１番目から第ｎ−１番目までのブロック（前回、既に読み出されたブロック）の読出しを省略し、第ｎ番目のブロックからブロックの読出しを実行する。

このようにプレイリストＲＡＭ４８に処理済フラグを記憶させていることで、ＢＢ−ＣＰＵ３は、データ読出し処理を実行していないにも関わらず、現時点でのデータ読出しの状況（何れのブロックまで、既に読出しがなされているか）を容易に把握することが可能である。そのために、前回の再生停止時点からデータ読み出しの重複や抜けが生じないように、上述した途中再生を実現することが容易となっている。

以上に説明した通りＢＢ−ＣＰＵ３は、ステップＳ１１からＳ１３までの処理を実行した後は、ステップＳ１４若しくはステップ１６に係る割り込みがなされるまで、データ読出しに係る処理には関わらないものとなっている。そのためＢＢ−ＣＰＵ３の処理負担は、特にブロック読み出しの実行中において非常に軽減されており、その分、他の処理の制御をより円滑に行うことが可能となっている。

またシーケンサ４２の側からみると、データ（ブロック）の読出し処理については、プレイリストＲＡＭ４８に書込まれているアドレス情報等に基づいて実行すれば良いこととなっている。そのため、シーケンサ４２自身がアドレス情報を取得してデータの読み出しを行うものに比べて、シーケンサ４２に要求される処理を簡素化することが可能となっている。

上記の通り、本発明の一実施形態として、通信端末を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではない。また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は例えば、通信処理とともに、フラッシュメモリを用いた音楽再生をも可能とする通信端末に関して有用な技術である。

本発明の実施形態における通信端末の構成図である。 本発明の実施形態におけるプレイリストＲＡＭに係る説明図である。 本発明の実施形態における処理のフローチャートである。 従来技術における通信端末の構成図である。

符号の説明

１ 通信端末
２ 通信処理部
３ ＢＢ−ＣＰＵ（第１制御装置）
４ ＩＣチップ
５ ＳＤカード（外部メモリ、記憶装置）
６ ＮＡＮＤフラッシュ（外部メモリ、記憶装置）
４１ レジスタアレイ
４２ シーケンサ（第２制御装置）
４３ ＦＩＦＯメモリ
４４ 音声デコーダ
４５ ＤＡＣ
４６ ＳＤカードＩ／Ｆ
４７ ＮＡＮＤフラッシュＩ／Ｆ
４８ プレイリストＲＡＭ（アドレス用メモリ）

Claims (6)

1. データをアドレスの割当てられたブロックに分割して記憶する記憶装置から、該データを読み出す情報処理装置において、
   前記ブロック毎のアドレスを記憶する、アドレス用メモリと、
   読み出すべき情報に対応する前記ブロックである対応ブロックのアドレスを取得し、該アドレスを前記アドレス用メモリに書込む、第１制御装置と、
   前記アドレス用メモリの記憶内容に基づいて、前記対応ブロックを読出す、第２制御装置と、を備え、
   該対応ブロックの読出しによって、前記データの読出しを実現することを特徴とする情報処理装置。
2. 前記アドレス用メモリは、
   前記対応ブロックのアドレスとともに、該対応ブロック毎に設けられた第１フラグ情報をも記憶するものであり、
   前記第２制御装置は、
   前記の各対応ブロックの読出しを行う毎に、その読出した対応ブロックに係る第１フラグ情報を更新することを特徴とする請求項１に記載の情報処理装置。
3. 前記アドレス用メモリは、少なくともｍ個の前記アドレスを記憶可能であり、
   前記第１制御装置は、前記アドレス用メモリに対して、
   ｍ個のアドレスを書込むとともに、
   その後、ｎ（ｎ＜ｍとする）個のブロックが読み出される度に、
   該ｎ個のブロックに係るアドレスを消去するとともに、新たにｎ個の対応ブロックに係るアドレスを書込むことによりなされる、更新処理を行うことを特徴とする請求項１または請求項２に記載の情報処理装置。
4. 前記アドレス用メモリは、
   前記対応ブロックのアドレスとともに、該対応ブロック毎に設けられた第２フラグ情報をも記憶するものであり、
   前記第２制御装置は、
   前記第２フラグ情報に基づいて、前記ｎ個のブロックが読み出されたタイミングを検出するとともに、該タイミングにおいて、前記第１制御装置に対して前記更新処理を実行するように指示することを特徴とする請求項３に記載の情報処理装置。
5. 請求項１から請求項４の何れかに記載の情報処理装置と、
   前記記憶装置から読出したデータに基づいて音響を生じさせる音響手段と、
   を備えたことを特徴とする音響出力装置。
6. 請求項１から請求項４の何れかに記載の情報処理装置と、
   外部との通信を実行するための通信処理部と、を備えた通信端末であって、
   前記第１制御装置は、該通信処理部の制御をも行うことを特徴とする通信端末。

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