JPH0648713B2 - 多層構造半導体装置 - Google Patents
多層構造半導体装置Info
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- JPH0648713B2 JPH0648713B2 JP60001442A JP144285A JPH0648713B2 JP H0648713 B2 JPH0648713 B2 JP H0648713B2 JP 60001442 A JP60001442 A JP 60001442A JP 144285 A JP144285 A JP 144285A JP H0648713 B2 JPH0648713 B2 JP H0648713B2
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- semiconductor device
- semiconductor
- layer
- lsi
- film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Recrystallisation Techniques (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （発明の利用分野） 本発明は多層構造半導体装置に関し、特に、超高集積化
ＬＳＩ、多機能ＬＳＩなどを目的とした二層以上のアク
ティブ層を積層構成された多層構造半導体装置に関す
る。
ＬＳＩ、多機能ＬＳＩなどを目的とした二層以上のアク
ティブ層を積層構成された多層構造半導体装置に関す
る。
（発明の背景） 二層以上のアクティブ層を積層構成したＬＳＩを実現で
きれば、その層数分だけ高集積化が可能となるばかりで
なく、配線長が短かくなるので高速化も可能である。
きれば、その層数分だけ高集積化が可能となるばかりで
なく、配線長が短かくなるので高速化も可能である。
また、各層で異なる機能（例えば、増幅・変調機能と光
電変換機能など）を持ったＬＳＩを形成することによ
り、高機能なＬＳＩが実現できる。
電変換機能など）を持ったＬＳＩを形成することによ
り、高機能なＬＳＩが実現できる。
従来の二層構造LSIは、例えば、第１５回「固体装置お
よび材料研究会」で佐々木等によって発表された論文
「アルゴンレーザ再結晶による３次元ＩＣの製造」(N.S
asaki et,al.,The 15th Conf.Solid State Devices and
Materials，“3-Dimensional Ic′s fabricated by us
ing Ar+Laser recrystallization”)に示すごとく、 (1) まず最初に、下地バルクＳｉ中に従来の方法でＬ
ＳＩを形成し、 (2) その上面を、ＰＳＧ（リンガラス）等の絶縁膜で
絶縁、平坦化させ、 (3) 前記ＰＳＧ層の上に、LPCVD等の技術によって多結
晶Ｓｉを形成し、 (4) この多結晶Ｓｉを、Ａｒレーザ等により局部的に
溶融再結晶化することによって単結晶化し、 (5) この単結晶化したＳｉ層に、再びＬＳＩを形成し
て二層構造ＬＳＩを形成する、 というような工程で製造されている。このような従来例
においては、Ｓｉを溶融させるため、その層は少なくと
もＳｉの溶融点1412℃以上となる。
よび材料研究会」で佐々木等によって発表された論文
「アルゴンレーザ再結晶による３次元ＩＣの製造」(N.S
asaki et,al.,The 15th Conf.Solid State Devices and
Materials，“3-Dimensional Ic′s fabricated by us
ing Ar+Laser recrystallization”)に示すごとく、 (1) まず最初に、下地バルクＳｉ中に従来の方法でＬ
ＳＩを形成し、 (2) その上面を、ＰＳＧ（リンガラス）等の絶縁膜で
絶縁、平坦化させ、 (3) 前記ＰＳＧ層の上に、LPCVD等の技術によって多結
晶Ｓｉを形成し、 (4) この多結晶Ｓｉを、Ａｒレーザ等により局部的に
溶融再結晶化することによって単結晶化し、 (5) この単結晶化したＳｉ層に、再びＬＳＩを形成し
て二層構造ＬＳＩを形成する、 というような工程で製造されている。このような従来例
においては、Ｓｉを溶融させるため、その層は少なくと
もＳｉの溶融点1412℃以上となる。
このような高温処理が加わるため、下地バルクＳｉ中の
ＬＳＩのしきい値電圧が変動したり、ゲイン（ｇｍ）が
変動したりして、ＬＳＩの性能に悪影響をあたえる。
ＬＳＩのしきい値電圧が変動したり、ゲイン（ｇｍ）が
変動したりして、ＬＳＩの性能に悪影響をあたえる。
したがって、下地ＬＳＩを形成した後の、上層の半導体
層の形成、単結晶化および、ＬＳＩ形成プロセスは、高
くとも下地ＬＳＩ形成プロセスの最高温度程度にとどめ
る必要があると考えるべきである。
層の形成、単結晶化および、ＬＳＩ形成プロセスは、高
くとも下地ＬＳＩ形成プロセスの最高温度程度にとどめ
る必要があると考えるべきである。
前述のように、上層の半導体の再結晶化時に、下層ＬＳ
Ｉが有害な高温処理を受けるのを防止するため、上層お
よび下層半導体の間の絶縁層を厚くしたり、前記絶縁層
の中に熱バッファ層として多結晶Ｓｉを埋込む方法も考
えられるが、それだけでは充分ではない。
Ｉが有害な高温処理を受けるのを防止するため、上層お
よび下層半導体の間の絶縁層を厚くしたり、前記絶縁層
の中に熱バッファ層として多結晶Ｓｉを埋込む方法も考
えられるが、それだけでは充分ではない。
また、他の従来例として、単なるＳｉ単結晶ウエハ上
に、絶縁物を介してＧｅの再結晶層を形成し、その上に
ＭＯＣＶＤ法でＧａＡｓ単結晶をヘテロエピタシャル法
により形成した例がある、（１９８３、秋応用物理学会
予稿集ｐ５８８，No.２７ｐ−Ｆ−１６）。
に、絶縁物を介してＧｅの再結晶層を形成し、その上に
ＭＯＣＶＤ法でＧａＡｓ単結晶をヘテロエピタシャル法
により形成した例がある、（１９８３、秋応用物理学会
予稿集ｐ５８８，No.２７ｐ−Ｆ−１６）。
しかし、この場合は、Ｇｅ単結晶層は、ＧａＡｓをヘテ
ロエピタキシャル成長するための種結晶となるだけで、
Ｇｅ層を独立して、半導体素子形成用としては使用でき
ないため、ＬＳＩの高集積化、高速化等の高機能化は達
成できない。
ロエピタキシャル成長するための種結晶となるだけで、
Ｇｅ層を独立して、半導体素子形成用としては使用でき
ないため、ＬＳＩの高集積化、高速化等の高機能化は達
成できない。
また、Ｓｉ基板上のＳｉＯ２膜に周期的な凸凹を設け、
その上に、いわゆるグラホエピタキシ技術により、化合
物半導体／ＳｉＯ２／Ｓｉ構造を形成した公知例（特開
昭５７−１２２４）がある。
その上に、いわゆるグラホエピタキシ技術により、化合
物半導体／ＳｉＯ２／Ｓｉ構造を形成した公知例（特開
昭５７−１２２４）がある。
しかし、この場合は、グラホエピタキシ技術を使用する
ため、下層のＳｉ基板は、単に支持体としてしか使用で
きていない。それ故に、前に述べた従来例の場合と同様
に、ＬＳＩの高集積化、高機能化は達成できていない。
ため、下層のＳｉ基板は、単に支持体としてしか使用で
きていない。それ故に、前に述べた従来例の場合と同様
に、ＬＳＩの高集積化、高機能化は達成できていない。
なお、下層に熱的ダメージを与えるプロセスは上層の再
結晶化時に限らず、このような熱的ダメージはＬＯＣＯ
Ｓのような加熱処理による酸化膜形成時にも生じ得るた
め、これに対しても何等かの手段を講じる必要がある。
結晶化時に限らず、このような熱的ダメージはＬＯＣＯ
Ｓのような加熱処理による酸化膜形成時にも生じ得るた
め、これに対しても何等かの手段を講じる必要がある。
（発明の目的） 本発明の目的は、上述したような従来例の欠点を改善し
て、特に、ＬＳＩの高集積化、高速化等の高機能化を達
成するため、上層の半導体材料として、その融点が下地
半導体材料の融点よりも低いものを選択、採用すること
により、上層の半導体を溶融再結晶化する時に、下地半
導体が過度に温度上昇し、その結果、そこに形成された
ＬＳＩの特性を劣化させることがないようにした構成の
多層構造半導体装置を提供することにある。
て、特に、ＬＳＩの高集積化、高速化等の高機能化を達
成するため、上層の半導体材料として、その融点が下地
半導体材料の融点よりも低いものを選択、採用すること
により、上層の半導体を溶融再結晶化する時に、下地半
導体が過度に温度上昇し、その結果、そこに形成された
ＬＳＩの特性を劣化させることがないようにした構成の
多層構造半導体装置を提供することにある。
（発明の概要） 前記の目的を達成するために、本発明は、上層の半導体
をより低温で再結晶化できるように、上層半導体を、下
層の半導体の融点よりも低い材料で構成した点に特徴が
ある。
をより低温で再結晶化できるように、上層半導体を、下
層の半導体の融点よりも低い材料で構成した点に特徴が
ある。
（発明の実施例） 以下に、図面を参照して、本発明を詳細に説明する。
実施例 １ 第１図は、本発明の１実施例を、製造工程順に示した断
面図である。
面図である。
まず最初に、ｐ形のバルク単結晶ウエハ１を使用し、従
来のドーピング、酸化、多結晶Ｓｉ形成、ホトエッチン
グ技術を使用し、従来の多結晶ＳｉゲートのＬＳＩを形
成する。ただし、この段階では、Ａｌ配線は形成しな
い。
来のドーピング、酸化、多結晶Ｓｉ形成、ホトエッチン
グ技術を使用し、従来の多結晶ＳｉゲートのＬＳＩを形
成する。ただし、この段階では、Ａｌ配線は形成しな
い。
第１図(a)は、この状態での一部のの構造を示す断面図
である。
である。
明らかなように、この図はMOSFETの１素子分を示してお
り、図において、１はｐ形のＳｉ単結晶ウエハ、２はそ
の一主面側に形成されたアクティブ領域（この例では、
ｎ＋形のソースおよびドレイン領域）、３および４は酸
化膜(SiO2)、５は前記アクティブ領域２の間に位置する
ゲート領域に対向して、酸化膜４の上に形成された多結
晶Ｓｉ領域である。
り、図において、１はｐ形のＳｉ単結晶ウエハ、２はそ
の一主面側に形成されたアクティブ領域（この例では、
ｎ＋形のソースおよびドレイン領域）、３および４は酸
化膜(SiO2)、５は前記アクティブ領域２の間に位置する
ゲート領域に対向して、酸化膜４の上に形成された多結
晶Ｓｉ領域である。
次に、第１図(b)に示すように、リンガラス(PSG)膜６を
形成し、その表面を平坦化する。その後、高真空中で、
高純度のＧａ、及び高純度Ｓｂを蒸発させることによ
り、上記ＰＳＧ膜６上に、多結晶ＧａＳｂ膜７を蒸着さ
せる。
形成し、その表面を平坦化する。その後、高真空中で、
高純度のＧａ、及び高純度Ｓｂを蒸発させることによ
り、上記ＰＳＧ膜６上に、多結晶ＧａＳｂ膜７を蒸着さ
せる。
さらに、第１図(b)のように、ＬＰＣＶＤにより多結晶
ＧａＳｂ膜表面をＳｉＯ２膜８で被覆する。
ＧａＳｂ膜表面をＳｉＯ２膜８で被覆する。
この後、ゾーンメルティング再結晶化法により、前記多
結晶ＧａＳｂ膜７を単結晶化させる。この単結晶化は、
適宜の方法で行なえるが、第２図(a)に示すような、高
周波誘導加熱を使用したゾーンメルティング再結晶化法
が好適である。
結晶ＧａＳｂ膜７を単結晶化させる。この単結晶化は、
適宜の方法で行なえるが、第２図(a)に示すような、高
周波誘導加熱を使用したゾーンメルティング再結晶化法
が好適である。
ここで、第２図のゾーンメルティング再結晶化装置につ
いて、簡単に説明する。
いて、簡単に説明する。
カーボンサセプタ２１が、石英製支持台２２を介して石
英管２３内に配置される。石英管２３の外周にはワーク
コイル２４が配設され、これによってカーボンサセプタ
２１が所定の温度に加熱される。
英管２３内に配置される。石英管２３の外周にはワーク
コイル２４が配設され、これによってカーボンサセプタ
２１が所定の温度に加熱される。
前記カーボンサセプタ２１の上面には、幅方向（図おい
て、紙面と直角方向）のスリット２５を有する加熱バッ
ファ板２６が載置されている。さらに、前記加熱バッフ
ァ板２６の上面には、被処理半導体ウエハ２８（例え
ば、第１図の(b)に示したもの）が載置される。
て、紙面と直角方向）のスリット２５を有する加熱バッ
ファ板２６が載置されている。さらに、前記加熱バッフ
ァ板２６の上面には、被処理半導体ウエハ２８（例え
ば、第１図の(b)に示したもの）が載置される。
再結晶化処理中は、石英製押棒２９によって、半導体ウ
エハ２８がカーボンサセプタ２１の長さ方向（図におい
て、紙面の横方向）に徐々に移動される。
エハ２８がカーボンサセプタ２１の長さ方向（図におい
て、紙面の横方向）に徐々に移動される。
ワークコイル２４によってカーボンサセプタ２１が加熱
されると、前記カーボンサセプタ２１はほぼ一様に加熱
される。しかし、加熱バッファ板２６の上面では、その
熱遮断効果とスリット２５の存在のために、温度分布は
均一とはならない。
されると、前記カーボンサセプタ２１はほぼ一様に加熱
される。しかし、加熱バッファ板２６の上面では、その
熱遮断効果とスリット２５の存在のために、温度分布は
均一とはならない。
すなわち、第２図(b)に示したように、スリット２５に
対応する部分の温度が他の部分に較べて大幅に高くな
る。その差は１００℃またはそれ以上にすることができ
る。
対応する部分の温度が他の部分に較べて大幅に高くな
る。その差は１００℃またはそれ以上にすることができ
る。
それ故に、前記加熱バッファ板２６の上に載せられた半
導体ウエハ２８は、前記スリット２５に対向する微小領
域のみが溶融し、残りは非溶融状態に留まるようにな
る。
導体ウエハ２８は、前記スリット２５に対向する微小領
域のみが溶融し、残りは非溶融状態に留まるようにな
る。
したがって、半導体ウエハ２８を前述のように徐々に移
動すれば、ゾーンメルティング再結晶化を実現すること
ができ、これを第１図(b)の半導体装置に適用すれば、
ＧａＳｂ単結晶膜７を単結晶化することができる。
動すれば、ゾーンメルティング再結晶化を実現すること
ができ、これを第１図(b)の半導体装置に適用すれば、
ＧａＳｂ単結晶膜７を単結晶化することができる。
なお、この時の条件は、第２図(b)に例示したように、
高温領域温度も８００℃、他の領域を６５０℃、ウエハ
の移動速度は約0.5mm/sに設定するのが好適である。
高温領域温度も８００℃、他の領域を６５０℃、ウエハ
の移動速度は約0.5mm/sに設定するのが好適である。
ＧａＳｂの融点は７０６℃であるので、前記の条件で充
分単結晶化することができる。また、このように処理温
度が高々８００℃であるため、バルクＳｉ１中のＬＳＩ
にはほとんど影響をあたえない。
分単結晶化することができる。また、このように処理温
度が高々８００℃であるため、バルクＳｉ１中のＬＳＩ
にはほとんど影響をあたえない。
前述のように、ＧａＳｂ単結晶膜７を単結晶化した後、
選択エッチングの手法によって、ＧａＳｂ単結晶膜７の
アクティブ領域（ソース、ドレイン、およびゲート）と
なるべき部分のみを残し、他を除去する。
選択エッチングの手法によって、ＧａＳｂ単結晶膜７の
アクティブ領域（ソース、ドレイン、およびゲート）と
なるべき部分のみを残し、他を除去する。
つぎに、前記ＳｉＯ２膜が残っている場合には、これを
除去した後、陽極酸化膜法によりＧａＳｂ上にゲート酸
化膜１０（Ｇａ２Ｏ３を主成分とする）を形成する。
除去した後、陽極酸化膜法によりＧａＳｂ上にゲート酸
化膜１０（Ｇａ２Ｏ３を主成分とする）を形成する。
さらにその上に、多結晶Ｓｉ膜を形成し、ゲート領域１
１をホトエッチングで残し、イオン打ち込み等の公知の
ドーピング技術により、前記ＧａＳｂ単結晶膜７にｐ＋
層領域を形成し、その後、ＣＶＤ等の技術により、これ
らの各領域ＳｉＯ２膜１２で被覆する。
１をホトエッチングで残し、イオン打ち込み等の公知の
ドーピング技術により、前記ＧａＳｂ単結晶膜７にｐ＋
層領域を形成し、その後、ＣＶＤ等の技術により、これ
らの各領域ＳｉＯ２膜１２で被覆する。
そして、予定の個所にコンタクトホールをあけた後、そ
れらの上面にＡｌを蒸着する。その後、ホトエッチング
によりＡｌ配線部１３〜１５を残し、第１図(c)に示す
ような２層構造とする。
れらの上面にＡｌを蒸着する。その後、ホトエッチング
によりＡｌ配線部１３〜１５を残し、第１図(c)に示す
ような２層構造とする。
このような素子構成をとることより、ＣＭＯＳ構成を形
成することが出来る。本発明者らが、この構成によって
作製したインバータの伝達特性は正常であり、ゲート当
りの遅延時間（tpd）は、１００psと高速であった。
成することが出来る。本発明者らが、この構成によって
作製したインバータの伝達特性は正常であり、ゲート当
りの遅延時間（tpd）は、１００psと高速であった。
このように高速になるのは、一般に、同一半導体で形成
したｐチャンネルMOSFETは、ｎチャンネルのものに比べ
て遅いのに対し、本実施例では、ｐチャンネルMOSFETを
GaSbで形成しているので、ｐチャンネルMOSEFTも高速に
なったためである。
したｐチャンネルMOSFETは、ｎチャンネルのものに比べ
て遅いのに対し、本実施例では、ｐチャンネルMOSFETを
GaSbで形成しているので、ｐチャンネルMOSEFTも高速に
なったためである。
また、下層に形成したSi/MOSLSIの特性を調べたとこ
ろ、しきい値電圧は±0.1Ｖの範囲内であり、上層のGaS
b/IC形成による変動はなく、他の特性（ｇｍ、断線な
ど）も全く影響を受けなかったことが確認された。
ろ、しきい値電圧は±0.1Ｖの範囲内であり、上層のGaS
b/IC形成による変動はなく、他の特性（ｇｍ、断線な
ど）も全く影響を受けなかったことが確認された。
本実施例では、上層のGaSb中にMISFETを形成したが、バ
イポーラトランジスタや光素子などを作製してもよいこ
とは明らかである。
イポーラトランジスタや光素子などを作製してもよいこ
とは明らかである。
特に、ＧａＳｂは、遠赤外受光素子としてすぐれた特性
を有しているので、上層にＧａＳｂの赤外イメージ受光
素子を形成し、下層のSi/LSIで信号処理をしてもよいこ
とは明らかである。
を有しているので、上層にＧａＳｂの赤外イメージ受光
素子を形成し、下層のSi/LSIで信号処理をしてもよいこ
とは明らかである。
同様の考え方で、上層のＧａＳｂ層に超高速のバイポー
ラＬＳＩを形成し、下層のＳｉ／ＬＳＩをメモリ部とし
て使用すれば、それぞれの特長を生かした高機能ＬＳＩ
を実現できる。また、これらの半導体ＬＳＩは、他の半
導体材料の組み合せでも可能であることは明らかであ
る。
ラＬＳＩを形成し、下層のＳｉ／ＬＳＩをメモリ部とし
て使用すれば、それぞれの特長を生かした高機能ＬＳＩ
を実現できる。また、これらの半導体ＬＳＩは、他の半
導体材料の組み合せでも可能であることは明らかであ
る。
実施例 ２ 第３図は、本発明の他の実施例を示す、第１図と同様の
断面図であり、第１図と同一の符号は同一または同等部
分をあらわしている。
断面図であり、第１図と同一の符号は同一または同等部
分をあらわしている。
実施例１と同様に、まず、バルクＳｉ１中にＬＳＩを形
成する（第３図ａ）。
成する（第３図ａ）。
次に、ＰＳＧ膜６により表面の平坦化および絶縁分離を
行い、その上に多結晶Ｇｅ膜３１を形成し、その上にさ
らに、ＬＰＣＶＤ法によりＳｉＯ２膜８を形成する（第
３図ｂ）。
行い、その上に多結晶Ｇｅ膜３１を形成し、その上にさ
らに、ＬＰＣＶＤ法によりＳｉＯ２膜８を形成する（第
３図ｂ）。
つゞいて、実施例１の場合と同様に、第２図に関して前
述したゾーンメルティング再結晶化法により、前述のＧ
ｅを単結晶化する。この時は、高温領域の温度を約1000
℃とし、他の領域の温度を８５０℃程度に設定するのが
良い。
述したゾーンメルティング再結晶化法により、前述のＧ
ｅを単結晶化する。この時は、高温領域の温度を約1000
℃とし、他の領域の温度を８５０℃程度に設定するのが
良い。
その後、実施例１と同様に、ゲート酸化膜３２およびポ
リシリコンゲート３３の形成、接合形成、および配線1
5,34〜36の形成を行い、第３図(c)に示すように、Ｇｅ
中にMOSFETを形成する。なお、この時、配線材料は高融
点金属であるのが好ましい。
リシリコンゲート３３の形成、接合形成、および配線1
5,34〜36の形成を行い、第３図(c)に示すように、Ｇｅ
中にMOSFETを形成する。なお、この時、配線材料は高融
点金属であるのが好ましい。
その後、第２のＰＳＧ層３７によって、表面を平坦化、
絶縁した後、多結晶ＧａＳｂ膜を形成する。その後さら
に、実施例１の場合と全く同様の工程で、第３図の(d)
に示すような、第３層目のＭＯＳＦＥＴを形成する。
絶縁した後、多結晶ＧａＳｂ膜を形成する。その後さら
に、実施例１の場合と全く同様の工程で、第３図の(d)
に示すような、第３層目のＭＯＳＦＥＴを形成する。
以上の工程により、３層構造の超高集積ＬＳＩを実現で
きる。
きる。
（発明の変形例） また、本実施例では３層構造であったが、他の半導体の
組み合せ（例えば、Si/GaAs/Ge/GaSbの組合せ）により
３層以上の多層構造ＬＳＩを形成できることも明らかで
ある。
組み合せ（例えば、Si/GaAs/Ge/GaSbの組合せ）により
３層以上の多層構造ＬＳＩを形成できることも明らかで
ある。
また、以上において説明した実施例中では、上層の半導
体の再結晶化の手段として、高周化誘導加熱を使用した
ゾーンメルティング法を適用したが、その他のカーボン
ヒータ、ランプ等を使用したゾーンメルティング再結晶
化法であってもよい。
体の再結晶化の手段として、高周化誘導加熱を使用した
ゾーンメルティング法を適用したが、その他のカーボン
ヒータ、ランプ等を使用したゾーンメルティング再結晶
化法であってもよい。
さらにまた、レーザや電子線を使用した溶融再結晶化法
やイオン打ち込み等による非晶質化後の固相エピタキシ
ャル再結晶化法等も利用可能であり、要は、上層の半導
体の再結晶化が、下層に形成された半導体素子の特性に
悪影響を与えるようなものでなければ、いかなる再結晶
化法でもよいことは明らかである。
やイオン打ち込み等による非晶質化後の固相エピタキシ
ャル再結晶化法等も利用可能であり、要は、上層の半導
体の再結晶化が、下層に形成された半導体素子の特性に
悪影響を与えるようなものでなければ、いかなる再結晶
化法でもよいことは明らかである。
（発明の効果） 本発明では、上層半導体の形成温度を下層半導体の形成
温度より低くするために、上層の半導体に用いる材料の
融点を下層の半導体に用いる材料の融点より低くしたの
で、半導体を３層、４層…と多層化した場合でも、その
融点が段階的に低下し、上層形成時における下層への熱
的ダメージを減じることができる。
温度より低くするために、上層の半導体に用いる材料の
融点を下層の半導体に用いる材料の融点より低くしたの
で、半導体を３層、４層…と多層化した場合でも、その
融点が段階的に低下し、上層形成時における下層への熱
的ダメージを減じることができる。
また、材料自身の融点を段階的に低くするようにした結
果、ＬＯＣＯＳ等の熱酸化による酸化膜形成時のプロセ
ス温度を低く抑えることができるので、酸化膜形時の熱
的ダメージも減じることができる。
果、ＬＯＣＯＳ等の熱酸化による酸化膜形成時のプロセ
ス温度を低く抑えることができるので、酸化膜形時の熱
的ダメージも減じることができる。
したがって本発明によれば、ＬＳＩの高速化、高集積化
が可能となる他、光デバイス等との複合デバイスのモノ
リシック化や高性能化が可能となる。
が可能となる他、光デバイス等との複合デバイスのモノ
リシック化や高性能化が可能となる。
第１図および第３図は、それぞれ本発明の実施例を説明
するための断面図、第２図は、本発明実施例で使用した
再結晶化法を説明するための狭帯域溶融再成長装置の概
略断面図および温度分布図である。 １……ｐ形のＳｉ単結晶ウエハ、２……アクティブ領
域、３，４……酸化膜、５……多結晶Ｓｉ領域、６……
ＰＳＧ膜、７……GaSb単結晶膜、８……ＳｉＯ２膜、１
０……ゲート酸化膜、１１……ゲート領域、１２……Ｓ
ｉＯ２膜、１３〜１５……Ａｌ配線部
するための断面図、第２図は、本発明実施例で使用した
再結晶化法を説明するための狭帯域溶融再成長装置の概
略断面図および温度分布図である。 １……ｐ形のＳｉ単結晶ウエハ、２……アクティブ領
域、３，４……酸化膜、５……多結晶Ｓｉ領域、６……
ＰＳＧ膜、７……GaSb単結晶膜、８……ＳｉＯ２膜、１
０……ゲート酸化膜、１１……ゲート領域、１２……Ｓ
ｉＯ２膜、１３〜１５……Ａｌ配線部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 細川 義和 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 宮田 健治 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭57−106181（ＪＰ，Ａ) 特開 昭58−56405（ＪＰ，Ａ)
Claims (3)
- 【請求項１】下地に形成した最下層の半導体装置上に、
それぞれ絶縁膜を介して、少なくとも２層以上の半導体
装置を更に積層して形成した多層構造半導体装置におい
て、 各層の半導体装置用の半導体材料の融点は、上層に位置
する半導体装置用の半導体材料ほど段階的に低くなるこ
とを特徴とする多層構造半導体装置。 - 【請求項２】特許請求の範囲第１項において、最下層の
半導体装置はバルク単結晶Ｓｉ中に形成した集積回路装
置であることを特徴とする多層構造半導体装置。 - 【請求項３】特許請求の範囲第２項において、下層の半
導体装置とその直上層の半導体に形成した半導体装置と
は、それらの間の絶縁膜に形成されたスルーホールを介
して所要の電気的接続がなされたことを特徴とする多層
構造半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001442A JPH0648713B2 (ja) | 1985-01-10 | 1985-01-10 | 多層構造半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001442A JPH0648713B2 (ja) | 1985-01-10 | 1985-01-10 | 多層構造半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160959A JPS61160959A (ja) | 1986-07-21 |
| JPH0648713B2 true JPH0648713B2 (ja) | 1994-06-22 |
Family
ID=11501553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001442A Expired - Lifetime JPH0648713B2 (ja) | 1985-01-10 | 1985-01-10 | 多層構造半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648713B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052572B2 (ja) * | 1978-04-10 | 1985-11-20 | 富士通株式会社 | 半導体装置用ウエ−ハ |
| JPS57106181A (en) * | 1980-12-24 | 1982-07-01 | Toshiba Corp | Integrated circuit |
| JPS5856405A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-01-10 JP JP60001442A patent/JPH0648713B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61160959A (ja) | 1986-07-21 |
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