JPH0646102Y2

JPH0646102Y2 - ディジタルデータミックス回路

Info

Publication number: JPH0646102Y2
Application number: JP1987133096U
Authority: JP
Inventors: 久典小南; 阿部　　隆夫; 哲夫小川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-08-31
Filing date: 1987-08-31
Publication date: 1994-11-24
Anticipated expiration: 2002-08-31
Also published as: JPS6438830U

Description

【考案の詳細な説明】〔産業上の利用分野〕この考案は、オーディオ及びビデオ機器等に用いられる
複数チャンネルの入力ディジタルデータを所定レベルな
るようにミックスして１チャンネルのアナログ出力を形
成するディジタルデータミックス回路に関する。

〔考案の概要〕

この考案は、複数チャンネルの入力ディジタルデータを
所定レベルとなるようにミックスして１チャンネルのア
ナログ出力を形成するディジタルデータミックス回路に
おいて、１サンプリング周期を任意に比率で分割する複
数のクロック信号を形成し、このクロック信号に基づい
て１サンプリング周期の間に時分割で複数のチャンネル
のディジタルデータをD/A変換器に順次供給するように
構成することにより、簡単な構成で複数のチャンネルの
入力ディジタルデータをミックスして所定レベルのアナ
ログ出力を得るようにしたものである。

〔従来の技術〕第４図Ａ及び第４図Ｂは、３チャンネル入力タイプの従
来のディジタルデータミックス回路の一例及び他の例を
示すもので、第４図Ａ及び第４図Ｂを参照して従来のデ
ィジタルデータミックス回路について説明する。

第４図Ａにおいて、11a,11b,11cで示されるのが入力端
子であり、この入力端子11a,11b,11cの夫々に例えばデ
ィジタルオーディオデータが入力信号として供給され
る。入力端子11aからの入力ディジタル信号がD/A変換器
12aに供給されてディジタル・アナログ変換され、出力
信号が補間用のローパスフィルタ13aに供給される。ロ
ーパスフィルタ13aにおいて、D/A変換器12aの出力が平
滑化されてエンベロープが滑らかなものとされる。ロー
パスフィルタ13aの出力がアンプ14aに供給される。アン
プ14aの出力がレベル調整用のアットネータとして挿入
された可変抵抗15aを介して加算器16に供給される。

また、同様に入力端子11bからの入力ディジタル信号が
対応して設けられたD/A変換器12b,ローパスフィルタ13
b,アンプ14b及び可変抵抗15bを介して加算器16に供給さ
れる。更に、同様に入力端子1cからの入力ディジタル信
号が対応して設けられたD/A変換器12c,ローパスフィル
タ13c,アンプ14c及び可変抵抗15cを介して加算器16に供
給される。

加算器16において、夫々の信号が重畳され、加算器16の
出力がアンプ17を介して出力端子18から取り出される。
従って、出力端子18には、所定のレベルに調整されてミ
ックスされたアナログの出力信号が得られる。

上述した従来のディジタルデータミックス回路は、アナ
ログ信号に戻した状態で３チャンネル分の入力信号をミ
ックスする構成とされている。一方、第４図Ｂに示すデ
ィジタルデータミックス回路は、ディジタル信号の状態
のまま３チャンネル分の入力信号をミックスする構成と
されている。

第４図Ｂにおいては、21a,21b,21cで示されるのが入力
端子である。入力端子21a、21b,21cの夫々からの３チャ
ンネルの入力ディジタル信号が夫々の係数乗算回路22a,
22b,22cを介して加算器23に供給される。

加算器23において、夫々の乗算出力が加算され、この加
算出力が演算回路24に供給される。演算回路24は例えば
レベル調整用とされ、演算回路24において、所定ピット
となるように加算出力が丸められ、演算回路24の出力が
D/A変換25に供給される。D/A変換器25において、演算回
路24の出力がディジタル・アナログ変換され、補間用の
ローパス夫々26に供給される。ローパスフィルタ26にお
いて、D/A変換器25の出力が平滑化されてエンベロープ
が滑らかなものとされる。ローパスフィルタ26の出力が
アンプ27を介して出力端子28から取り出される。

ところで、特開昭62−47214号公報に示されるディジタ
ル・アナログ変換回路が本願出願人により先に提案され
ている。この特開昭62−47214号公報に開示される発明
は、例えば自動制御系において適用可能な、ディジタル
フィルタを用いて構成したディジタル・アナログ変換回
路に関するもので、ディジタルフィルタの各演算項のデ
ータを時分割で出力し、これをD/A変換して得られるア
ナログ信号を順次積分して各演算項の和に対応するアナ
ログ信号を得るようになし、簡単な構成でディジタルフ
ィルタを用いた高精度のD/A変換器を実現するものであ
る。

〔考案が解決しようとする問題点〕

前述した前者の従来のディジタルデータミックス回路に
おいては、３チャンネルの入力ディジタル信号を夫々に
アナログ信号に戻してミックスするため、D/A変換器及
びローパスフィルタが夫々のチャンネルに必要とされる
と共に、ミックス用の加算器が必要とされ、回路規模が
大とされると共に、高価なものとなる欠点があった。

また、前述した後者の従来のディジタルデータミックス
回路においても、ディジタルの乗算回路及び加算回路が
必要とされ、同様の欠点を有するものであった。

従って、この考案の目的は、加算等の演算素子を用いる
ことなく、簡単な構成で複数チャンネルの入力ディジタ
ルデータをミックスして所定レベルのアナログ出力を得
ることができるディジタルデータミックス回路を提供す
ることにある。

〔問題点を解決するための手段〕

この考案では、互いに等しいデータレートを持つ所定の
複数のチャンネル数の入力ディジタルデータをデータレ
ート内に時分割整列させて１チャンネルデータとして出
力するデータ変換回路2a,2b,2cと、データ変換回路2a,2
b,2cの出力データをアナログ信号に変換するD/A変換回
路５と、D/A変換回路５の出力信号を補間する補間フィ
ルタ６とが設けられる。

〔作用〕

制御信号発生回路４において、１サンプリング周期を任
意に所定比率で分割するように、異なる所定のタイミン
グで例えば立ち下がり、異なる所定期間にわたってロー
レベルに保持される３種のクロック信号が形成される。
このクロック信号が入力端子1a,1b,1cからのディジタル
データが供給される直並列変換回路2a,2b,2cの出力制御
端子に制御信号S1,S2,S3として供給される。直並列変換
回2a,2b,2cが各制御信号S1,S2,S3により制御されること
で、１サンプリング周期の間に時分割で３チャンネルの
ディジタルデータがD/A変換５に順次供給される。D/A変
換器５において、時分割で整列されたディジタルデータ
がディジタル・アナログ変換され、D/A変換器５の出力
信号が補間用のローパスフィルタ６に供給される。ロー
パスフィルタ６において、D/A変換器５の出力が平滑化
され、制御信号S1,S2,S3により設定される時分割比及び
各ディジタルデータの値により規定される所定レベルに
平均化される。

〔実施例〕

以下、この考案の一実施例について図面を参照して説明
する。第１図は、この考案の一実施例を示すもので、第
１図において1a,1b,1cで示されるのが入力端子である。
この入力端子1a,1b,1cの夫々に同一サンプリングクロッ
クでサンプリングされた16ピットのディジタルオーディ
オデータが入力信号として供給される。

入力端子1aからの入力ディジタル信号が直並列変換回路
2aに供給される。また、入力端子1bからの入力ディジタ
ル信号が直並列変換回路2bに供給される。更に、入力端
子1cからの入力ディジタル信号が直並設変換回路2cに供
給される。

直並列変換回路2a,2b,2cの夫々は、出力制御端子を有し
ており、例えば、出力制御端子がローレベルとされる
と、入力された16ビットのシリアルデータをパラレルデ
ータに変換して出力する。

第１図において、４で示されるのが制御信号発生回路で
ある。制御信号発生回路４は、PLL回路等を含む構成と
されており、端子３を介して供給される周波数fs（例え
ば48.0KHz）のサンプリングロックに基づいて、１サン
プリング周期を所定比率で分割するように夫々異なる所
定のタイミングで立ち下がり、異なる所定期間にわたっ
て夫々がローレベルに保持される複数のクロック信号を
形成する。例えば、制御信号発生回路４において、周波
数fsのサンプリングロックに基づいてfs〜256fsまでの
範囲で１サンプリング周期を所定比率で分割する３種の
クロック信号が形成され、これらのクロック信号が直並
列変換回路2a,2b,2cの制御信号S1,S2,S3として用いられ
る。

制御信号発生回路４で形成された制御信号S1が直並列変
換回路2aの出力制御端子に供給される。また、制御信号
変換回路４で形成された制御信号S2が直並列変換回路2b
の出力制御端子に供給される。更に、制御信号発生回路
４で形成された制御信号S3が直並列変換回路2cの出力制
御端子に供給される。

直並列変換回路2a,2b,2cが各制御信号S1,S2,S3により制
御されることで、１サンプリング周期の間に時分割で３
チャンネルのディジタルデータがD/A変換５に順次供給
される。

D/A変換器５において、時分割で整列されたディジタル
データがディジタル・アナログ変換され、D/A変換器５
の出力信号が補間用のローパスフィルタ６に供給され
る。ローパスフィルタ６において、D/A変換器５の出力
が平滑化されてエンベロープが滑らかなものとされる。
つまり、制御信号S1,S2,S3により設定される時分割比及
び各ディジタルデータの値により規定される所定レベル
に平均化された出力信号がローパスフィルタ６において
形成される。

ローパスフィルタ６の出力がアンプ７に供給され、ロー
パスフィルタ６の出力がアンプ７を介して出力端子８か
ら取り出される。従って、出力端子８には、所定のレベ
ルに調整されてミックスされたアナログの出力信号が得
られる。

上述した一実施例の動作について第２図及び第３図Ａを
参照して更に詳細に説明する。

例えば、１サンプリング周期を（1:1:1）に時分割する
場合には、第２図Ａに示す各入力ディジタルデータのタ
イミングに対して第２図Ｂ〜Ｄに示すように異なる所定
のタイミングで立ち下がり、異なる所定期間にわたって
ローレベルに保持される３種の制御信号S1（第２図Ｂに
示す）,S2（第２図Ｃに示す）,S3（第２図Ｄに示す）が
制御信号発生回路４において形成される。

第２図Ｂに示すように１サンプリング周期の前部1/3と
なる区間毎にローレベルとされる制御信号S1が直並列変
換回路2aに供給される。また、第２図Ｃに示すように１
サンプリング周期のチャンネル1/3となる区間毎にロー
レベルとされる制御信号S2が直並列変換回路2bに供給さ
れる。更に、第２図Ｄに示すように１サンプリング周期
の後部1/3となる区間毎にローレベルとされる制御信号S
3が直並列変換回路2cに供給される。

従って、D/A変換器５には、第２図Ｅに示すように１サ
ンプリング周期の間に、入力端子1aからのディジタルデ
ータ，入力端子1bからのディジタルデータ，入力端子1c
からのディジタルデータが（1:1:1）の割合で順次供給
される。

D/A変換器５において、時分割で供給されるディジタル
データがディジタル・アナログ変換される。例えば、こ
の時、ある１サンプリング周期において、入力端子1aか
らのディジタルデータの値が50とされ、入力端子1bから
のディジタルデータの値が40とされ、入力端子1cからの
ディジタルデータの値が30とされている場合には、D/A
変換器５において、第３図Ａの中段の実線で示すような
信号が形成され、ローパスフィルタ６に供給される。

ローパスフィルタ６において、D/A変換器５の出力が平
滑化され、第３図Ａにおいて下段の実線で示すように平
均化されて所定の値40を示す信号が形成される。つま
り、ある程度の長いデータ列上で見た場合に、夫々のチ
ャンネルのディジタルデータの値を略々平均化した信号
がローパスフィルタ６から出力される。

尚、上述した場合においては、（1:1:1）の比率で時分
割される場合を説明したが、他の任意の比率で時分割し
ても良く、その場合には、制御信号S1,S,2,S3により設
定される時分割比及び各ディジタルデータの値により規
定される所定レベルのアナログ信号を形成することかで
きる。

例えば、一例として制御信号S1,S2,S3の時分割比が（1:
1:4）とされた場合には、１サンプリング周期の前部1/6
となる区間毎にローレベルとされる制御信号S1が直並列
変換回路2aに供給される。また、次の1/6となる区間毎
にローレベルとされる制御信号S2が直並列変換回路2bに
供給される。更に、残りの2/3となる区間毎にローレベ
ルとされる制御信号S3が直並列変換回路2cに供給され
る。

従って、D/A変換器５には、第３図Ｂの上段に示すよう
に１サンプリング周期の間に、入力端子1aからのディジ
タルデータ，入力端子1bからのディジタルデータ，入力
端子1cからのディジタルデータが（1:1:4）の割合で順
次供給される。

D/A変換器５において、時分割で供給されるディジタル
データがディジタル・アナログ変換される。例えば、こ
の時、ある１サンプリング周期において、入力端子1aか
らのディジタルデータの値が50とされ、入力端子1bから
のディジタルデータの値が40とされ、入力端子1cからの
ディジタルデータの値が30とされている場合には、D/A
変換器５において、第３図Ｂの中段の実線で示すような
信号が形成され、ローパスフィルタ６に供給される。

ローパスフィルタ６において、D/A変換器５の出力が平
滑化され、第３図Ｂにおいて下段の実線で示すように平
均化されて所定の値35を示す信号が形成される。

尚、この考案の一実施例においては、３チャンネルのデ
ィジタルデータが入力される場合の構成について説明し
たが、他の複数チャンネルのディジタルデータが入力さ
れる場合にも容易にこの考案を適用することができる。

〔考案の効果〕

この考案では、制御信号発生回路において、１サンプリ
ング周期を任意の所定比率で分割する複数のクロック信
号が形成され、このクロック信号が各チャンネルのディ
ジタルデータが供給される直並列変換回路の夫々に制御
信号として供給される。各直並列変換回路が夫々の制御
信号により制御されることで、１サンプリング周期の間
に時分割で複数チャンネルのディジタルデータがD/A変
換器に順次供給される。D/A変換器において、時分割で
整列されたディジタルデータがディジタル・アナログ変
換され、D/A変換器の出力信号が補間用のローパスフィ
ルタに供給され、ローパスフィルタにおいて、D/A変換
器の出力が平滑化され、各チャンネルの時分割比及び各
ディジタルデータの値により規定される所定レベルに平
均化される。

従って、この考案に依れば、加算等の演算素子を用いる
ことなく、簡単な構成で複数チャンネルの入力ディジタ
ルデータをミックスして所定レベルとされた１チャンネ
ルのアナログ出力を得ることができる。

【図面の簡単な説明】

第１図はこの考案の一実施例のブロック図、第２図はこ
の考案の一実施例の動作説明に用いるタイムチャート、
第３図Ａ及び第３図Ｂはこの考案の一実施例の動作説明
に用いる略線図、第４図Ａ及び第４図Ｂは従来のディジ
タルデータミックス回路の説明に用いるブロック図であ
る。図面における主要な符号の説明 1a,1b,1c:入力端子、 2a,2b,2c:直並列変換回路、 3:サンプリングクロック供給用の端子、 4:制御信号発生回路、 5:D/A変換器、 6:ローパスフィルタ、 8:出力端子。

Claims

【実用新案登録請求の範囲】

【請求項１】互いに等しいデータレートを持つ所定の複
数のチャンネル数の入力ディジタルデータを上記データ
レート内に時分割整列させて１チャンネルデータとして
出力するためのデータ変換回路と、上記データ変換回路の出力データをアナログ信号に変換
するためのD/A変換回路と、上記D/A変換回路の出力信号を平滑化するための補間フ
ィルタとを備え、上記複数チャンネル数のディジタルデータのミックス信
号をアナログ信号で得るようになしたことを特徴とする
ディジタルデータミックス回路。