JPH0642516B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0642516B2 JPH0642516B2 JP60293551A JP29355185A JPH0642516B2 JP H0642516 B2 JPH0642516 B2 JP H0642516B2 JP 60293551 A JP60293551 A JP 60293551A JP 29355185 A JP29355185 A JP 29355185A JP H0642516 B2 JPH0642516 B2 JP H0642516B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- interlayer film
- gas
- hole
- intermediate layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上に多層配線構造を形成した半導体
装置の製造方法に関し、特にシリコン含有ポリイミド樹
脂を用いて形成した層間膜にスルーホールを開設する方
法に関する。
装置の製造方法に関し、特にシリコン含有ポリイミド樹
脂を用いて形成した層間膜にスルーホールを開設する方
法に関する。
近年における半導体装置の高集積化に伴って半導体基板
上に形成する配線構造に多層配線構造が採用されてい
る。この多層配線構造では上，下の配線層を絶縁分離す
るために絶縁性の層間膜が使用され、この層間膜に開設
したスルーホールを通して上，下の配線層は基より基板
等を互いに電気的に接続している。
上に形成する配線構造に多層配線構造が採用されてい
る。この多層配線構造では上，下の配線層を絶縁分離す
るために絶縁性の層間膜が使用され、この層間膜に開設
したスルーホールを通して上，下の配線層は基より基板
等を互いに電気的に接続している。
従来、この種の層間膜としてシリコンを含有したポリイ
ミド樹脂を用いたものが提案されており、これにスルー
ホールを形成するための方法としてはＯ２ガスを用いた
異方性エッチング法が利用されている。
ミド樹脂を用いたものが提案されており、これにスルー
ホールを形成するための方法としてはＯ２ガスを用いた
異方性エッチング法が利用されている。
上述した従来のスルーホールの形成方法では、予定した
スルーホールと実際に形成されるスルーホールとの寸法
差、即ち寸法変換差の小さいエッチングを行うために
は、前記Ｏ２ガスの圧力を１５ｍTorr以下の低圧に設定
する必要がある。しかし、この圧力によるエッチングで
は、エッチング速度が低い上にシリコン残渣が生じ易
く、良好なスルーホールを迅速に形成することが難し
い。
スルーホールと実際に形成されるスルーホールとの寸法
差、即ち寸法変換差の小さいエッチングを行うために
は、前記Ｏ２ガスの圧力を１５ｍTorr以下の低圧に設定
する必要がある。しかし、この圧力によるエッチングで
は、エッチング速度が低い上にシリコン残渣が生じ易
く、良好なスルーホールを迅速に形成することが難し
い。
また、Ｏ２ガスに弗素系ガスを混合してエッチングを行
う方法も提案されてはいるが、エッチング速度の増大に
は限度がある上に、前記したようなシリコン残渣を解消
することは難しく、また反応生物がスルーホール側壁に
再付着し、或いはデポジションが生じる等の問題があ
る。
う方法も提案されてはいるが、エッチング速度の増大に
は限度がある上に、前記したようなシリコン残渣を解消
することは難しく、また反応生物がスルーホール側壁に
再付着し、或いはデポジションが生じる等の問題があ
る。
更に、層間膜上の配線層は段差におけるカバレジ性を良
好なものとするためにスルーホールをテーパ状に形成す
ることが好ましいが、従来方法でがウエットエッチング
法とドライエッチング法とを併せて用いなければならな
い等、しかも１ステップでテーパ状スルーホールを形成
できないという問題もある。
好なものとするためにスルーホールをテーパ状に形成す
ることが好ましいが、従来方法でがウエットエッチング
法とドライエッチング法とを併せて用いなければならな
い等、しかも１ステップでテーパ状スルーホールを形成
できないという問題もある。
本発明の半導体装置の製造方法は、シリコン残渣や生成
物の再付着及びデポジションが生じることがなく、しか
も１ステップでテーパ状スルーホールを形成するもので
ある。
物の再付着及びデポジションが生じることがなく、しか
も１ステップでテーパ状スルーホールを形成するもので
ある。
本発明の半導体装置の製造方法は、層間膜にシリコン含
有ポリイミド樹脂を用い、かつその表面突部にスルーホ
ールを形成するに際し、層間膜上にシラノール溶液を塗
布しかつこれを熱処理した中間層を形成し、かつその上
にレジスト膜を所要パターンに形成し、これらをマスク
としてＯ２ガスとフレオン系ガスとの混合ガスを用いた
反応性イオンエッチング法によって中間層のエッチング
速度が層間絶縁膜のエッチング速度よりも遅く、かつそ
のエッチングの進行に伴ってサイドエッチングしながら
層間膜をエッチングを行なっている。
有ポリイミド樹脂を用い、かつその表面突部にスルーホ
ールを形成するに際し、層間膜上にシラノール溶液を塗
布しかつこれを熱処理した中間層を形成し、かつその上
にレジスト膜を所要パターンに形成し、これらをマスク
としてＯ２ガスとフレオン系ガスとの混合ガスを用いた
反応性イオンエッチング法によって中間層のエッチング
速度が層間絶縁膜のエッチング速度よりも遅く、かつそ
のエッチングの進行に伴ってサイドエッチングしながら
層間膜をエッチングを行なっている。
次に、本発明を図面を参照して説明する。
第１図(a)〜(e)は本発明の一実施例を工程順に示す断面
図である。
図である。
先ず、同図(a)のように半導体基板１の表面絶縁膜２上
に常法によって所要パターンのアルミニウム配線３を形
成する。そして、これらアルミニウム配線３の上にシリ
コンを含有したポリイミド樹脂を塗布し、かつこれを高
温熱処理して同図(b)のような層間膜４を形成する。
に常法によって所要パターンのアルミニウム配線３を形
成する。そして、これらアルミニウム配線３の上にシリ
コンを含有したポリイミド樹脂を塗布し、かつこれを高
温熱処理して同図(b)のような層間膜４を形成する。
次いで、同図(c)のようにシラノール溶液を塗布し、こ
れを200℃，30分でベークを行って薄い絶縁膜からなる
中間層５を形成する。その上にレジスト膜６を塗布形成
するとともにこれをパターニングし、このレジスト膜６
をマスクにして前記中間層５をエッチングし、同図(d)
の構造を得る。この中間層５のエッチングには、ＣＦ４
＋Ｈ２ガスを用いた反応性イオンエッチング法（ＲＩＥ
法）を利用する。
れを200℃，30分でベークを行って薄い絶縁膜からなる
中間層５を形成する。その上にレジスト膜６を塗布形成
するとともにこれをパターニングし、このレジスト膜６
をマスクにして前記中間層５をエッチングし、同図(d)
の構造を得る。この中間層５のエッチングには、ＣＦ４
＋Ｈ２ガスを用いた反応性イオンエッチング法（ＲＩＥ
法）を利用する。
その後、前記レジスト膜６と中間層５をマスクにして前
記層間膜４をエッチングし、同図(e)のようにスルーホ
ール７を開設する。このエッチングには、Ｏ２ガスにフ
レオン系ガスであるＣＨＦ３ガスを混ぜた混合ガスを用
い、ＲＩＥ法によって異方性エッチングを行う。また、
このとき混合ガスの総計量１００SCCM以上で流量比（Ｏ
２／ＣＨＦ３）を1.0〜1.4とし、圧力を45〜75ｍTorrの
範囲に設定する。また、エッチング装置の電極、ここで
はカソード側に13.56ＭＨｚの高周波を1.3W／cm2以上の
パワー密度で印加している。
記層間膜４をエッチングし、同図(e)のようにスルーホ
ール７を開設する。このエッチングには、Ｏ２ガスにフ
レオン系ガスであるＣＨＦ３ガスを混ぜた混合ガスを用
い、ＲＩＥ法によって異方性エッチングを行う。また、
このとき混合ガスの総計量１００SCCM以上で流量比（Ｏ
２／ＣＨＦ３）を1.0〜1.4とし、圧力を45〜75ｍTorrの
範囲に設定する。また、エッチング装置の電極、ここで
はカソード側に13.56ＭＨｚの高周波を1.3W／cm2以上の
パワー密度で印加している。
これにより、同図(e)のようにスルーホール７のエッチ
ング進行に伴ってレジスト膜６が除去された以後は中間
層５が開口窓の周縁からサイドエッチングされて後退し
て行き、この後退によってスルーホール７は寸法変換差
が小さくしかもテーパ状をした断面形状に形成される。
ング進行に伴ってレジスト膜６が除去された以後は中間
層５が開口窓の周縁からサイドエッチングされて後退し
て行き、この後退によってスルーホール７は寸法変換差
が小さくしかもテーパ状をした断面形状に形成される。
なお、第２図はＯ２ガスとＣＨＦ３ガスを混合してシリ
コン含有ポリイミド樹脂をエッチングする際のガス流量
と圧力の設定の相違によって、側壁再付着や底面デポジ
ションが生じたり、斜線の領域のようにこれらの不具合
が全く生じない結果が得られることを示している。
コン含有ポリイミド樹脂をエッチングする際のガス流量
と圧力の設定の相違によって、側壁再付着や底面デポジ
ションが生じたり、斜線の領域のようにこれらの不具合
が全く生じない結果が得られることを示している。
また、第３図はＯ２ガスとＣＨＦ３ガスとの流量比の相
違によって、シリコン残渣，再付着及びデポジションが
生じたり、或いは点描の領域のようにこれらが全く生じ
ない結果が得られることを示している。
違によって、シリコン残渣，再付着及びデポジションが
生じたり、或いは点描の領域のようにこれらが全く生じ
ない結果が得られることを示している。
このようにして形成したスルーホール７は、層間膜４を
構成するシリコン含有ポリイミド樹脂に対して、Ｏ２ガ
スとフレオン系ガスとの混合ガスを用いたＲＩＥ法によ
って、しかも第２図，第３図に点描で示す領域の条件で
エッチングを行っているので、シリコン残渣，再付着及
びデポジションのないスルーホールを形成できる。ま
た、エッチング時のマスクとしてシラノール溶液を塗
布，熱処理した薄い絶縁膜としての中間層５を使用して
いるので、前記した混合ガスによるＲＩＥエッチング法
と相俟って、寸法変換差が小さくしかもテーパ状断面を
したスルーホールを１ステップの工程で形成することも
できる。
構成するシリコン含有ポリイミド樹脂に対して、Ｏ２ガ
スとフレオン系ガスとの混合ガスを用いたＲＩＥ法によ
って、しかも第２図，第３図に点描で示す領域の条件で
エッチングを行っているので、シリコン残渣，再付着及
びデポジションのないスルーホールを形成できる。ま
た、エッチング時のマスクとしてシラノール溶液を塗
布，熱処理した薄い絶縁膜としての中間層５を使用して
いるので、前記した混合ガスによるＲＩＥエッチング法
と相俟って、寸法変換差が小さくしかもテーパ状断面を
したスルーホールを１ステップの工程で形成することも
できる。
以上説明したように本発明は、層間膜にシリコン含有ポ
リイミド樹脂を用いた多層配線のスルーホールの形成に
際し、Ｏ２ガスとフレオン系ガスとの混合ガスを用いた
ＲＩＥ法によってエッチングを行っているので、シリコ
ン残渣，再付着及びデポジションのない良好なスルーホ
ールを容易に形成できる。また、スルーホールのエッチ
ング時のマスクとして薄い絶縁膜からなる中間層を用い
ることにより、前記エッチング法と相俟って寸法変換差
が小さくしかもテーパ状断面をしたスルーホールを容易
に形成できる。
リイミド樹脂を用いた多層配線のスルーホールの形成に
際し、Ｏ２ガスとフレオン系ガスとの混合ガスを用いた
ＲＩＥ法によってエッチングを行っているので、シリコ
ン残渣，再付着及びデポジションのない良好なスルーホ
ールを容易に形成できる。また、スルーホールのエッチ
ング時のマスクとして薄い絶縁膜からなる中間層を用い
ることにより、前記エッチング法と相俟って寸法変換差
が小さくしかもテーパ状断面をしたスルーホールを容易
に形成できる。
第１図(a)〜(e)は本発明の一実施例を工程順に示す断面
図、第２図及び第３図は夫々ガス流量−圧力，流量比と
エッチング状態との相関を示す図である。 １…半導体基板、２…絶縁膜、３…アルミニウム配線、
４…層間膜、５…中間層、６…レジスト、７…スルーホ
ール。
図、第２図及び第３図は夫々ガス流量−圧力，流量比と
エッチング状態との相関を示す図である。 １…半導体基板、２…絶縁膜、３…アルミニウム配線、
４…層間膜、５…中間層、６…レジスト、７…スルーホ
ール。
Claims (1)
- 【請求項１】基板上に形成した上，下の配線層を相互に
絶縁分離する層間膜をシリコン含有ポリイミド樹脂で構
成し、かつこの層間膜の凹凸のある表面の突部箇所に開
設したスルーホールを通して前記上，下の配線層を電気
的に接続する多層配線構造を有する半導体装置の製造に
際し、前記層間膜上にシラノール溶液を塗布しかつこれ
を熱処理して中間層を形成し、かつその上にレジスト膜
を所要パターンに形成し、しかる上で前記レジスト膜及
び中間層をマスクとしてＯ２ガスとフレオン系ガスとの
混合ガスを用いた反応性イオンエッチング法によって前
記中間層のエッチング速度が層間膜のエッチング速度よ
りも遅く、かつエッチングの進行に伴ってサイドエッチ
ングしながら前記層間膜をエッチングしてスルーホール
を開設することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293551A JPH0642516B2 (ja) | 1985-12-28 | 1985-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293551A JPH0642516B2 (ja) | 1985-12-28 | 1985-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62156835A JPS62156835A (ja) | 1987-07-11 |
| JPH0642516B2 true JPH0642516B2 (ja) | 1994-06-01 |
Family
ID=17796216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293551A Expired - Lifetime JPH0642516B2 (ja) | 1985-12-28 | 1985-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642516B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223084A (en) * | 1991-11-25 | 1993-06-29 | Hewlett-Packard Company | Simultaneous dielectric planarization and contact hole etching |
| US7455955B2 (en) * | 2002-02-27 | 2008-11-25 | Brewer Science Inc. | Planarization method for multi-layer lithography processing |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123254A (en) * | 1974-08-14 | 1976-02-24 | Nippon Shinyaku Co Ltd | Suteriru beetaa dd gurukoshidono parumichinsanesuteruno seizohoho |
| JPS5421269A (en) * | 1977-07-19 | 1979-02-17 | Mitsubishi Electric Corp | Manufacture for semiconductor mask |
| DE3234907A1 (de) * | 1982-09-21 | 1984-03-22 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen einer monolithisch integrierten schaltung |
-
1985
- 1985-12-28 JP JP60293551A patent/JPH0642516B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62156835A (ja) | 1987-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4487652A (en) | Slope etch of polyimide | |
| US5219792A (en) | Method for forming multilevel interconnection in a semiconductor device | |
| US5665657A (en) | Spin-on-glass partial etchback planarization process | |
| US5296092A (en) | Planarization method for a semiconductor substrate | |
| US6323118B1 (en) | Borderless dual damascene contact | |
| JPH0645464A (ja) | 半導体コンタクトビア構成体及び方法 | |
| JP2561602B2 (ja) | 多層金属配線構造のコンタクトの製造方法 | |
| JPH0587146B2 (ja) | ||
| JPH0642516B2 (ja) | 半導体装置の製造方法 | |
| JPH0313744B2 (ja) | ||
| JPS607737A (ja) | 半導体装置の製造方法 | |
| JP2650313B2 (ja) | ドライエッチング方法 | |
| JPH04259241A (ja) | 半導体装置の製造方法 | |
| JP3367490B2 (ja) | 半導体装置の製造方法 | |
| JPH08288385A (ja) | 半導体装置の製造方法 | |
| JP2515801B2 (ja) | 半導体装置 | |
| JPH0587973B2 (ja) | ||
| JPS62155537A (ja) | 半導体装置の製造方法 | |
| JPS6235645A (ja) | 半導体装置とその製造法 | |
| JP2783898B2 (ja) | 半導体装置の製造方法 | |
| JPH0621043A (ja) | 半導体装置の製造方法 | |
| JPS61222235A (ja) | 半導体装置の製造方法 | |
| JPH09246376A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR0163543B1 (ko) | 반도체 배선 형성방법 | |
| JPH0613471A (ja) | 半導体装置の製造方法 |