JPH0641381Y2 - 電流制限形帰還増幅回路 - Google Patents
電流制限形帰還増幅回路Info
- Publication number
- JPH0641381Y2 JPH0641381Y2 JP1983079457U JP7945783U JPH0641381Y2 JP H0641381 Y2 JPH0641381 Y2 JP H0641381Y2 JP 1983079457 U JP1983079457 U JP 1983079457U JP 7945783 U JP7945783 U JP 7945783U JP H0641381 Y2 JPH0641381 Y2 JP H0641381Y2
- Authority
- JP
- Japan
- Prior art keywords
- current
- output
- amplifier
- buffer circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】 本考案は、電流制限形帰還増幅回路に関するものであっ
て、詳しくは、反転増幅器と出力バッファ回路とを組み
合わせた増幅回路の改良に関するものであり、出力バッ
ファ回路に流れる電流を制限した状態においても反転増
幅器が飽和しないように構成したものである。
て、詳しくは、反転増幅器と出力バッファ回路とを組み
合わせた増幅回路の改良に関するものであり、出力バッ
ファ回路に流れる電流を制限した状態においても反転増
幅器が飽和しないように構成したものである。
反転増幅器と出力バッファ回路とを組み合わせた増幅回
路は、各種の分野で広く一般に使われている。ところ
で、このような増幅回路では、負荷に流れる電流を一定
値に制限して、負荷を保護することも行われている。
路は、各種の分野で広く一般に使われている。ところ
で、このような増幅回路では、負荷に流れる電流を一定
値に制限して、負荷を保護することも行われている。
第１図は、従来のこのような回路の一例を示す回路図で
あって、Ａは演算増幅器、Q1，Q2はトランジスタ、Zlは
負荷、＋V,−Ｖは電源端子、RS，Rf，R1〜R5は抵抗、D1
〜D4はダイオード、INは入力端子、OUTは出力端子であ
る。演算増幅器Ａは反転増幅器として動作するものであ
り、非反転入力端子は共通電位点に接続され、反転入力
端子には抵抗RSを介して入力端子INが接続されると共に
抵抗Rfを介して出力端子OUTが接続され、出力端子には
抵抗R1の一端が接続されている。抵抗R1の他端には、ダ
イオードD1，D4のカソード及びダイオードD2，D3のアノ
ードが接続されている。トランジスタQ1，Q2は出力バッ
ファ回路を構成するものである。トランジスタQ1のコレ
クタは電源端子＋Ｖに接続される共に抵抗R2を介してベ
ースに接続され、ベースにはダイオードD1のアノードが
接続され、エミッタは抵抗R4を介して出力端子OUTに接
続されている。トランジスタQ2のコレクタは電源端子−
Ｖに接続されると共に抵抗R3を介してベースに接続さ
れ、ベースにはダイオードD2のカソードが接続され、エ
ミッタは抵抗R5を介して出力端子Rlに接続されている。
ダイオードD3のカソード及びダイオードD4のアノードは
出力端子OUTに接続されている。負荷Zlの一端は出力端
子に接続され、他端は共通電位点に接続されている。
あって、Ａは演算増幅器、Q1，Q2はトランジスタ、Zlは
負荷、＋V,−Ｖは電源端子、RS，Rf，R1〜R5は抵抗、D1
〜D4はダイオード、INは入力端子、OUTは出力端子であ
る。演算増幅器Ａは反転増幅器として動作するものであ
り、非反転入力端子は共通電位点に接続され、反転入力
端子には抵抗RSを介して入力端子INが接続されると共に
抵抗Rfを介して出力端子OUTが接続され、出力端子には
抵抗R1の一端が接続されている。抵抗R1の他端には、ダ
イオードD1，D4のカソード及びダイオードD2，D3のアノ
ードが接続されている。トランジスタQ1，Q2は出力バッ
ファ回路を構成するものである。トランジスタQ1のコレ
クタは電源端子＋Ｖに接続される共に抵抗R2を介してベ
ースに接続され、ベースにはダイオードD1のアノードが
接続され、エミッタは抵抗R4を介して出力端子OUTに接
続されている。トランジスタQ2のコレクタは電源端子−
Ｖに接続されると共に抵抗R3を介してベースに接続さ
れ、ベースにはダイオードD2のカソードが接続され、エ
ミッタは抵抗R5を介して出力端子Rlに接続されている。
ダイオードD3のカソード及びダイオードD4のアノードは
出力端子OUTに接続されている。負荷Zlの一端は出力端
子に接続され、他端は共通電位点に接続されている。
このような構成において、トランジスタQ1を流れる電流
は抵抗R4における電圧降下分とダイオードD3の順方向電
圧とが等しくなる値で制限されることになり、トランジ
スタQ2を流れる電流は抵抗R5における電圧降下分とダイ
オードD4の順方向電圧とが等しくなる値で制限されるこ
とになって、負荷Zlに一定値以上の電流が流れないよう
にすることができる。
は抵抗R4における電圧降下分とダイオードD3の順方向電
圧とが等しくなる値で制限されることになり、トランジ
スタQ2を流れる電流は抵抗R5における電圧降下分とダイ
オードD4の順方向電圧とが等しくなる値で制限されるこ
とになって、負荷Zlに一定値以上の電流が流れないよう
にすることができる。
しかし、このような構成によれば、出力バッファ回路に
のみ電流制限が行われることから、出力バッファ回路が
電流制限を受けている状態では演算増幅器Ａは飽和して
しまうおそれがある。演算増幅器Ａとして例えば高精度
な複合増幅器を用いた場合には飽和状態から正常状態に
復帰するためには数10msを要することもあり、入力端子
INに加えられる信号を例えば1ms程度の周期で順次切り
換えるような装置に用いようとすると、不都合を生じる
ことになる。
のみ電流制限が行われることから、出力バッファ回路が
電流制限を受けている状態では演算増幅器Ａは飽和して
しまうおそれがある。演算増幅器Ａとして例えば高精度
な複合増幅器を用いた場合には飽和状態から正常状態に
復帰するためには数10msを要することもあり、入力端子
INに加えられる信号を例えば1ms程度の周期で順次切り
換えるような装置に用いようとすると、不都合を生じる
ことになる。
本考案は、このような従来の欠点を解決したものであ
り、反転増幅器と、反転増幅器の出力を増幅して負荷に
与える出力バッファ回路と、出力バッファ回路から反転
増幅器に電圧信号を帰還する第１の帰還手段と、出力バ
ッファ回路に流れる電流を検出して出力バッファ回路に
流れる電流が一定値以上になったときに電流信号を出力
することにより負荷に一定値以上の電流が流れないよう
に制限する電流検出回路と、電流検出回路から反転増幅
器に電流信号を帰還する第２の帰還手段とを具備し、電
流制限時に反転増幅器が飽和しないように構成したこと
を特徴とする。
り、反転増幅器と、反転増幅器の出力を増幅して負荷に
与える出力バッファ回路と、出力バッファ回路から反転
増幅器に電圧信号を帰還する第１の帰還手段と、出力バ
ッファ回路に流れる電流を検出して出力バッファ回路に
流れる電流が一定値以上になったときに電流信号を出力
することにより負荷に一定値以上の電流が流れないよう
に制限する電流検出回路と、電流検出回路から反転増幅
器に電流信号を帰還する第２の帰還手段とを具備し、電
流制限時に反転増幅器が飽和しないように構成したこと
を特徴とする。
以下、図面を用いて詳細に説明する。
第２図は、本考案の一実施例を示す回路図であって、第
１図と同等部分には同一符号を付している。第２図にお
いて、Rl，R6，R7は抵抗、Q3，Q4は電流検出回路を構成
するトランジスタである。トランジスタQ3のエミッタは
電源端子＋Ｖに接続されると共に抵抗R6を介してベース
及びトランジスタQ1のコレクタに接続され、コレクタは
トランジスタQ4のコレクタに接続されると共に抵抗Rlを
介して演算増幅器Ａの反転入力端子に接続されている。
１図と同等部分には同一符号を付している。第２図にお
いて、Rl，R6，R7は抵抗、Q3，Q4は電流検出回路を構成
するトランジスタである。トランジスタQ3のエミッタは
電源端子＋Ｖに接続されると共に抵抗R6を介してベース
及びトランジスタQ1のコレクタに接続され、コレクタは
トランジスタQ4のコレクタに接続されると共に抵抗Rlを
介して演算増幅器Ａの反転入力端子に接続されている。
一方、トランジスタQ4のエミッタは電源端子−Ｖに接続
されると共に抵抗R7を介してベース及びトランジスタQ2
のコレクタに接続されている。
されると共に抵抗R7を介してベース及びトランジスタQ2
のコレクタに接続されている。
このような構成において、抵抗R6，R7を流れる電流が一
定値を超えることによりトランジスタQ3，Q4は“ON"と
なり、抵抗Rlを介して演算増幅器Ａの反転入力端子に電
流が加えられ、演算増幅器Ａの飽和が防止されると共に
トランジスタQ1，Q2の出力電流は一定の値に制限される
ことになる。
定値を超えることによりトランジスタQ3，Q4は“ON"と
なり、抵抗Rlを介して演算増幅器Ａの反転入力端子に電
流が加えられ、演算増幅器Ａの飽和が防止されると共に
トランジスタQ1，Q2の出力電流は一定の値に制限される
ことになる。
すなわち、抵抗R6，R7を流れる電流が制限値に達しない
状態ではトランジスタQ3，Q4は“OFF"であり、演算増幅
器Ａはゲインが（−Rf／RS）で表わされる反転増幅器と
して動作し、出力端子OUTには演算増幅器Ａの出力信号
に応じた出力電流がトランジスタQ1，Q2よりなる出力バ
ッファ回路を介して送出される。これに対し、抵抗R6，
R7を流れる電流が一定値を超えるとトランジスタQ3，Q4
は“ON"となり、前述のような電流制限動作が行われる
ことになる。
状態ではトランジスタQ3，Q4は“OFF"であり、演算増幅
器Ａはゲインが（−Rf／RS）で表わされる反転増幅器と
して動作し、出力端子OUTには演算増幅器Ａの出力信号
に応じた出力電流がトランジスタQ1，Q2よりなる出力バ
ッファ回路を介して送出される。これに対し、抵抗R6，
R7を流れる電流が一定値を超えるとトランジスタQ3，Q4
は“ON"となり、前述のような電流制限動作が行われる
ことになる。
このような構成によれば、電流検出が出力回路系統外で
行えるので、出力インピーダンスを低くでき、正常動作
時における反転増幅器の特性に悪影響を及ぼすことはな
い。また、負荷Z1の大きさに応じて自動的に定電圧出力
または定電流出力に切り換わり、反転増幅器が飽和する
ことはなく、入力信号が高速に切り換えられるような場
合であっても最大電流が一定値に制限された高速応答出
力を得ることができる。また、電流検出によるクリップ
を行っていることから、出力端子に接続される負荷イン
ピーダンスが低い場合の過電流による出力トランジスタ
の破損も防止できる。これは、出力負荷が規定しにくい
信号発生器にきわめて有効である。
行えるので、出力インピーダンスを低くでき、正常動作
時における反転増幅器の特性に悪影響を及ぼすことはな
い。また、負荷Z1の大きさに応じて自動的に定電圧出力
または定電流出力に切り換わり、反転増幅器が飽和する
ことはなく、入力信号が高速に切り換えられるような場
合であっても最大電流が一定値に制限された高速応答出
力を得ることができる。また、電流検出によるクリップ
を行っていることから、出力端子に接続される負荷イン
ピーダンスが低い場合の過電流による出力トランジスタ
の破損も防止できる。これは、出力負荷が規定しにくい
信号発生器にきわめて有効である。
なお、電流検出回路としては、トランジスタの代わりに
第３図のように基準電源Vrと演算増幅器とを組み合わせ
てもよい。これにより、電流設定値の高精度化を図るこ
とができる。
第３図のように基準電源Vrと演算増幅器とを組み合わせ
てもよい。これにより、電流設定値の高精度化を図るこ
とができる。
また、出力バッファ回路は、第４図に示すようなMOS形F
ETを用いてもよいし、第５図に示すような接合形FETを
用いてもよい。
ETを用いてもよいし、第５図に示すような接合形FETを
用いてもよい。
また、上記実施例では、両極出力の例を示したが、第６
図に示すような片極出力にも適用できる。
図に示すような片極出力にも適用できる。
また、第７図のように構成することにより、演算増幅器
Ａの非反転入力端子の電位を制御することもできる。
Ａの非反転入力端子の電位を制御することもできる。
また、反転増幅器は演算増幅器に限るものではなく、ト
ランジスタを組み合わせたものであってもよい。
ランジスタを組み合わせたものであってもよい。
以上説明したように、本考案によれば、帰還形反転増幅
器を飽和させることなく出力電流を一定値に制限できる
電流制限形帰還増幅回路が実現でき、実用上の効果は大
きい。
器を飽和させることなく出力電流を一定値に制限できる
電流制限形帰還増幅回路が実現でき、実用上の効果は大
きい。
【図面の簡単な説明】 第１図は従来の回路例図、第２図は本考案の一実施例を
示す回路図、第３図〜第７図は本考案の他の実施例を示
す回路図である。 Ａ…演算増幅器、Q1〜Q4…トランジスタ、RS，Rf，Rl，
R6，R7…抵抗、Zl…負荷。
示す回路図、第３図〜第７図は本考案の他の実施例を示
す回路図である。 Ａ…演算増幅器、Q1〜Q4…トランジスタ、RS，Rf，Rl，
R6，R7…抵抗、Zl…負荷。
Claims (1)
- 【請求項１】反転増幅器と、 反転増幅器の出力を増幅して負荷に与える出力バッファ
回路と、 出力バッファ回路から反転増幅器に電圧信号を帰還する
第１の帰還手段と、 出力バッファ回路に流れる電流を検出して出力バッファ
回路に流れる電流が一定値以上になったときに電流信号
を出力することにより負荷に一定値以上の電流が流れな
いように制限する電流検出回路と、 電流検出回路から反転増幅器に電流信号を帰還する第２
の帰還手段とを具備し、 電流制限時に反転増幅器が飽和しないように構成したこ
とを特徴とする電流制限形帰還増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983079457U JPH0641381Y2 (ja) | 1983-05-26 | 1983-05-26 | 電流制限形帰還増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983079457U JPH0641381Y2 (ja) | 1983-05-26 | 1983-05-26 | 電流制限形帰還増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59187216U JPS59187216U (ja) | 1984-12-12 |
| JPH0641381Y2 true JPH0641381Y2 (ja) | 1994-10-26 |
Family
ID=30209460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1983079457U Expired - Lifetime JPH0641381Y2 (ja) | 1983-05-26 | 1983-05-26 | 電流制限形帰還増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0641381Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5056581B2 (ja) * | 2008-05-22 | 2012-10-24 | 横河電機株式会社 | 負帰還増幅器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622814U (ja) * | 1979-07-27 | 1981-02-28 | ||
| JPS57184309A (en) * | 1981-05-09 | 1982-11-13 | Pioneer Electronic Corp | Protecting circuit of amplifier |
-
1983
- 1983-05-26 JP JP1983079457U patent/JPH0641381Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59187216U (ja) | 1984-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3204774B2 (ja) | 電力トランジスタをターン・オン及びターン・オフさせる回路 | |
| JPH0666614B2 (ja) | 利得制御増幅回路 | |
| US4574233A (en) | High impedance current source | |
| US4533845A (en) | Current limit technique for multiple-emitter vertical power transistor | |
| JP2908449B2 (ja) | 電流特性整形回路 | |
| JPH0641381Y2 (ja) | 電流制限形帰還増幅回路 | |
| JP3263410B2 (ja) | トランジスタの制御電流補償用回路装置 | |
| JP3757483B2 (ja) | カスコード接続回路 | |
| JPH0352031Y2 (ja) | ||
| JPH0321082Y2 (ja) | ||
| JP3791319B2 (ja) | 差動増幅器 | |
| JP2716159B2 (ja) | 過電圧保護回路 | |
| JP3747591B2 (ja) | 半導体回路 | |
| JP2946819B2 (ja) | プログラム電源装置 | |
| JPH0760981B2 (ja) | 電圧−電流変換回路 | |
| KR940004746B1 (ko) | 과도응답억제겸용 가변임피던스회로 | |
| JPH0352028Y2 (ja) | ||
| JP2596151B2 (ja) | 電圧比較器 | |
| JPH0241931Y2 (ja) | ||
| JPS6119536Y2 (ja) | ||
| JPS6042912A (ja) | 増幅回路 | |
| Ashok et al. | Output equivalent circuit of transistor shunt voltage regulator | |
| JPH0381325B2 (ja) | ||
| JPH0577084B2 (ja) | ||
| JPS5868307A (ja) | プツシユプルアンプの過電流保護回路 |