JPH06349829A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06349829A JPH06349829A JP13632693A JP13632693A JPH06349829A JP H06349829 A JPH06349829 A JP H06349829A JP 13632693 A JP13632693 A JP 13632693A JP 13632693 A JP13632693 A JP 13632693A JP H06349829 A JPH06349829 A JP H06349829A
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Abstract
(57)【要約】
【目的】 半導体装置の製造において、耐ＥＭ性が高く
信頼性に優れた配線の形成方法を提供する。 【構成】 半導体基板の主面または絶縁膜上にフォトレ
ジスト層を形成する工程と、前記フォトレジスト層にパ
ターニングを施す工程と、前記フォトレジスト層の表層
を硬化させる工程と、配線用金属を真空蒸着する工程
と、前記フォトレジスト層を除去すると同時に該フォト
レジスト層上の金属層をリフトオフ除去する工程を含む
半導体装置の製造方法。
信頼性に優れた配線の形成方法を提供する。 【構成】 半導体基板の主面または絶縁膜上にフォトレ
ジスト層を形成する工程と、前記フォトレジスト層にパ
ターニングを施す工程と、前記フォトレジスト層の表層
を硬化させる工程と、配線用金属を真空蒸着する工程
と、前記フォトレジスト層を除去すると同時に該フォト
レジスト層上の金属層をリフトオフ除去する工程を含む
半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にフォトレジストスペーサを用いたリフトオフ
法により形成される配線の製造方法の改良に関するもの
である。
係り、特にフォトレジストスペーサを用いたリフトオフ
法により形成される配線の製造方法の改良に関するもの
である。
【０００２】
【従来の技術】近年、半導体装置は高集積化、高性能化
が進み、これに伴って半導体装置における配線も微細化
が進んできた。この微細化と共に配線を流れる電流密度
が増大し、配線のエレクトロマイグレーション（以下Ｅ
Ｍと略記）は信頼性上大きな問題となってきた。とりわ
け、現在、配線用金属として主流を占めているアルミニ
ウム（以下Ａｌ）の場合、ＥＭを抑制することが重要な
技術課題となっている。
が進み、これに伴って半導体装置における配線も微細化
が進んできた。この微細化と共に配線を流れる電流密度
が増大し、配線のエレクトロマイグレーション（以下Ｅ
Ｍと略記）は信頼性上大きな問題となってきた。とりわ
け、現在、配線用金属として主流を占めているアルミニ
ウム（以下Ａｌ）の場合、ＥＭを抑制することが重要な
技術課題となっている。
【０００３】Ａｌ配線におけるＥＭを防ぐために種々の
Ａｌ系合金の検討が試みられているが、配線材料を問わ
ず、Ａｌ自体の耐ＥＭ性を改善することが配線の耐ＥＭ
性を高める基本的な手段として肝要である。Ａｌ配線の
形成方法としては、スパッタ法や蒸着法など真空中でＡ
ｌ薄膜を被着する方法が一般的であるが、Ａｌ被着途中
の真空度がＡｌ薄膜の膜質を左右する重要な要因であ
る。すなわち、被着途中の真空度が悪い場合、Ａｌ薄膜
中に不純物が取り込まれやすくなりＡｌの膜質が劣化す
ることが多くなる。このことから、Ａｌ配線を真空中で
被着形成する場合には、装置の真空引きを十分行うと共
に、被着途中にガス等を放出して真空度を低下させるよ
うな物質が装置内に混入しないようにし、十分に高い真
空度を保ってＡｌを被着することが望ましい。
Ａｌ系合金の検討が試みられているが、配線材料を問わ
ず、Ａｌ自体の耐ＥＭ性を改善することが配線の耐ＥＭ
性を高める基本的な手段として肝要である。Ａｌ配線の
形成方法としては、スパッタ法や蒸着法など真空中でＡ
ｌ薄膜を被着する方法が一般的であるが、Ａｌ被着途中
の真空度がＡｌ薄膜の膜質を左右する重要な要因であ
る。すなわち、被着途中の真空度が悪い場合、Ａｌ薄膜
中に不純物が取り込まれやすくなりＡｌの膜質が劣化す
ることが多くなる。このことから、Ａｌ配線を真空中で
被着形成する場合には、装置の真空引きを十分行うと共
に、被着途中にガス等を放出して真空度を低下させるよ
うな物質が装置内に混入しないようにし、十分に高い真
空度を保ってＡｌを被着することが望ましい。
【０００４】図３および図４に従来の技術によるＡｌ配
線の形成工程を断面図で示し、以下にこれらの図面を参
照して従来の技術の一例を説明する。
線の形成工程を断面図で示し、以下にこれらの図面を参
照して従来の技術の一例を説明する。
【０００５】まず、図３（ａ）に示すように、半導体基
板（または基板上に形成された絶縁膜）２０１の上にフ
ォトレジスト２０２を塗布する。次に、図３（ｂ）に示
す様にフォトレジストに所望の配線パターンを形成し、
ポストベーク工程によってフォトレジスト中の溶剤を蒸
発させる。次に、図３（ｃ）に示す様にフォトレジスト
層上にＡｌ膜２０４を真空蒸着法により被着し、図４に
示す様にリフトオフによって配線２０５を形成する。
板（または基板上に形成された絶縁膜）２０１の上にフ
ォトレジスト２０２を塗布する。次に、図３（ｂ）に示
す様にフォトレジストに所望の配線パターンを形成し、
ポストベーク工程によってフォトレジスト中の溶剤を蒸
発させる。次に、図３（ｃ）に示す様にフォトレジスト
層上にＡｌ膜２０４を真空蒸着法により被着し、図４に
示す様にリフトオフによって配線２０５を形成する。
【０００６】配線形成にリフトオフ法を用いる場合、フ
ォトレジストを基板上に塗布した状態でＡｌを真空中で
被着しなければならないが、一般にフォトレジストには
溶剤が含まれており、この溶剤がガスとなって放出（ｄ
ｅｇａｓ）され被着途中の真空度が低下する。このた
め、溶剤の成分等が不純物としてＡｌ薄膜中に取り込ま
れ、Ａｌの膜質が劣化する場合が多かった。
ォトレジストを基板上に塗布した状態でＡｌを真空中で
被着しなければならないが、一般にフォトレジストには
溶剤が含まれており、この溶剤がガスとなって放出（ｄ
ｅｇａｓ）され被着途中の真空度が低下する。このた
め、溶剤の成分等が不純物としてＡｌ薄膜中に取り込ま
れ、Ａｌの膜質が劣化する場合が多かった。
【０００７】このような問題点を軽減するために、上記
従来例では、パターニング後にフォトレジストが塗布さ
れた基板をベーキングし、熱によってフォトレジスト中
の溶剤を蒸発させ除去するポストベーク工程が取り入れ
られている。溶剤除去のためにはできるだけ高いベーキ
ング温度が望ましいが、一般に１４０℃以上ではフォト
レジストが変質し、アセトンなどの溶剤に難溶性となっ
て通常のリフトオフが困難になる。このため、ポストベ
ークの温度上限としては１２０℃程度が選ばれるのが一
般的である。
従来例では、パターニング後にフォトレジストが塗布さ
れた基板をベーキングし、熱によってフォトレジスト中
の溶剤を蒸発させ除去するポストベーク工程が取り入れ
られている。溶剤除去のためにはできるだけ高いベーキ
ング温度が望ましいが、一般に１４０℃以上ではフォト
レジストが変質し、アセトンなどの溶剤に難溶性となっ
て通常のリフトオフが困難になる。このため、ポストベ
ークの温度上限としては１２０℃程度が選ばれるのが一
般的である。
【０００８】ポストベークを経たフォトレジストが付着
した基板にＡｌを真空蒸着する場合、基板付近の温度上
昇はせいぜい１００℃程度と考えられるが、減圧下であ
るため常圧下よりもフォトレジストからガス放出しやす
く、ポストベークが施されていても真空蒸着中のフォト
レジスト層からのガス放出を防ぐことは難しかった。ポ
ストベークの温度を上げれば、上記ガス放出の問題を低
減することは可能である。しかし、上述の様に、オーブ
ンなどでフォトレジスト全体を加熱する方法ではリフト
オフ工程が難しくなり、１２０℃以上にベーキング温度
を上げることは実際上不可能であった。
した基板にＡｌを真空蒸着する場合、基板付近の温度上
昇はせいぜい１００℃程度と考えられるが、減圧下であ
るため常圧下よりもフォトレジストからガス放出しやす
く、ポストベークが施されていても真空蒸着中のフォト
レジスト層からのガス放出を防ぐことは難しかった。ポ
ストベークの温度を上げれば、上記ガス放出の問題を低
減することは可能である。しかし、上述の様に、オーブ
ンなどでフォトレジスト全体を加熱する方法ではリフト
オフ工程が難しくなり、１２０℃以上にベーキング温度
を上げることは実際上不可能であった。
【０００９】以上説明した様に、従来の方法ではフォト
レジストからのガス放出を実用上十分に低いレベルに抑
えることができず、Ａｌ配線形成にリフトオフ法を用い
る場合、Ａｌの膜質を良好な状態にコントロールするこ
とが難しかった。
レジストからのガス放出を実用上十分に低いレベルに抑
えることができず、Ａｌ配線形成にリフトオフ法を用い
る場合、Ａｌの膜質を良好な状態にコントロールするこ
とが難しかった。
【００１０】
【発明が解決しようとする課題】叙上の如く、リフトオ
フ法を用いた半導体装置の配線形成工程において、Ａｌ
被着途中のフォトレジストからのガス放出を実用レベル
で抑制する有効な方法が見いだせていないために、耐Ｅ
Ｍ性の高いＡｌ配線を実現する上で大きな障害になって
いた。本発明は上述の問題点を解決するためになされた
もので、耐ＥＭ性が高く信頼性に優れた配線を提供する
ことを目的とする。
フ法を用いた半導体装置の配線形成工程において、Ａｌ
被着途中のフォトレジストからのガス放出を実用レベル
で抑制する有効な方法が見いだせていないために、耐Ｅ
Ｍ性の高いＡｌ配線を実現する上で大きな障害になって
いた。本発明は上述の問題点を解決するためになされた
もので、耐ＥＭ性が高く信頼性に優れた配線を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板の主面または絶縁膜上にフォ
トレジスト層を形成する工程と、前記フォトレジスト層
にパターニングを施す工程と、前記フォトレジスト層の
表層を硬化させる工程と、配線用金属を真空蒸着する工
程と、前記フォトレジスト層を除去すると同時に該フォ
トレジスト層上の金属層をリフトオフ除去する工程を含
む。特にフォトレジスト層の表層を硬化させる工程が、
ＣＦ4プラズマまたはＣＦ4，Ｏ2混合プラズマの照射で
あることを実施態様としている。
の製造方法は、半導体基板の主面または絶縁膜上にフォ
トレジスト層を形成する工程と、前記フォトレジスト層
にパターニングを施す工程と、前記フォトレジスト層の
表層を硬化させる工程と、配線用金属を真空蒸着する工
程と、前記フォトレジスト層を除去すると同時に該フォ
トレジスト層上の金属層をリフトオフ除去する工程を含
む。特にフォトレジスト層の表層を硬化させる工程が、
ＣＦ4プラズマまたはＣＦ4，Ｏ2混合プラズマの照射で
あることを実施態様としている。
【００１２】
【作用】本発明では、リフトオフ法を用いた半導体装置
の配線形成工程において、塗布されたフォトレジストの
ポストベーク工程終了後、ＣＦ4プラズマ、またはＣ
Ｆ4，Ｏ2混合プラズマ等によってフォトレジストの表層
を硬化させ、フォトレジスト表面がこの硬化層で覆われ
ることによってフォトレジスト内部からのガス放出を防
ぎ、配線材料金属被着途中の真空度の劣化を抑制する。
これにより、金属配線内に不純物が混入するのを避ける
ことができ、耐ＥＭ性の高い配線を得ることができる。
の配線形成工程において、塗布されたフォトレジストの
ポストベーク工程終了後、ＣＦ4プラズマ、またはＣ
Ｆ4，Ｏ2混合プラズマ等によってフォトレジストの表層
を硬化させ、フォトレジスト表面がこの硬化層で覆われ
ることによってフォトレジスト内部からのガス放出を防
ぎ、配線材料金属被着途中の真空度の劣化を抑制する。
これにより、金属配線内に不純物が混入するのを避ける
ことができ、耐ＥＭ性の高い配線を得ることができる。
【００１３】さらに、上記フォトレジスト硬化層はフォ
トレジストの表面部に限られるため、リフトオフには支
障がなく、従来のプロセスを大きく変化させること無し
に信頼性に優れた配線を形成することが可能となる。
トレジストの表面部に限られるため、リフトオフには支
障がなく、従来のプロセスを大きく変化させること無し
に信頼性に優れた配線を形成することが可能となる。
【００１４】
【実施例】以下、本発明の１つの実施例を図面を参照し
て説明する。
て説明する。
【００１５】図１および図２に本発明の製造方法を、Ｇ
ａＡｓ基板を使用したショットキゲート型電界効果トラ
ンジスタのゲート電極形成に応用した１実施例を示す断
面図で示す。
ａＡｓ基板を使用したショットキゲート型電界効果トラ
ンジスタのゲート電極形成に応用した１実施例を示す断
面図で示す。
【００１６】まず、図１（ａ）に示す様に、ＧａＡｓ基
板２０１の上に例えばＡＺ５２０６Ｅ（商品名：ヘキス
ト社製）等のフォトレジスト２０２を塗布する。この
際、後にリフトオフをするために、フォトレジストの厚
さは形成しようとするゲート電極厚さ以上であることが
望ましい。ここではゲート電極厚を６０００オングスト
ローム、フォトレジスト厚を８０００オングストローム
とした。
板２０１の上に例えばＡＺ５２０６Ｅ（商品名：ヘキス
ト社製）等のフォトレジスト２０２を塗布する。この
際、後にリフトオフをするために、フォトレジストの厚
さは形成しようとするゲート電極厚さ以上であることが
望ましい。ここではゲート電極厚を６０００オングスト
ローム、フォトレジスト厚を８０００オングストローム
とした。
【００１７】次に図１（ｂ）に示す様に、フォトレジス
ト層２０２にゲート電極のパターンを形成する。その
後、１２０℃に設定されたオーブンで、窒素雰囲気中３
０分ポストベークを行う。これによってフォトレジスト
中の溶剤を蒸発させる。
ト層２０２にゲート電極のパターンを形成する。その
後、１２０℃に設定されたオーブンで、窒素雰囲気中３
０分ポストベークを行う。これによってフォトレジスト
中の溶剤を蒸発させる。
【００１８】次に図１（ｃ）に示す様に、ＣＦ4，Ｏ2混
合プラズマによってフォトレジスト層の表面に硬化層１
０３を作る。ここでは基板をＣＤＥ（Ｃｈｅｍｉｃａｌ
Ｄｒｙ Ｅｔｃｈｉｎｇ）装置に入れ、８分間プラズ
マ中に置いた。この条件で形成される硬化層の厚さは概
ね５００オングストローム程度である。硬化層の厚さ
は、数分の処理で５００オングストローム程度に達した
後は処理時間を延長しても余り変化しない。硬化層の厚
さが一定値に達した後はあまり処理時間によらず、さら
には形成される硬化層厚の再現性も良好であり、上述の
硬化層形成工程はプロセス的にも十分安定したものであ
る。
合プラズマによってフォトレジスト層の表面に硬化層１
０３を作る。ここでは基板をＣＤＥ（Ｃｈｅｍｉｃａｌ
Ｄｒｙ Ｅｔｃｈｉｎｇ）装置に入れ、８分間プラズ
マ中に置いた。この条件で形成される硬化層の厚さは概
ね５００オングストローム程度である。硬化層の厚さ
は、数分の処理で５００オングストローム程度に達した
後は処理時間を延長しても余り変化しない。硬化層の厚
さが一定値に達した後はあまり処理時間によらず、さら
には形成される硬化層厚の再現性も良好であり、上述の
硬化層形成工程はプロセス的にも十分安定したものであ
る。
【００１９】次に図１（ｄ）に示す様に、ゲート電極と
なるＡｌ層１０４を真空中、電子ビーム蒸着法により被
着形成する。この際、フォトレジストの表面にはＣ
Ｆ4，Ｏ2混合プラズマによる硬化層が形成されているた
め、Ａｌ蒸着中の温度上昇によるフォトレジストからの
ガス放出を抑制することができ、Ａｌ薄膜の膜質を劣化
させること無く耐ＥＭ性に優れたＡｌを被着形成するこ
とができる。
なるＡｌ層１０４を真空中、電子ビーム蒸着法により被
着形成する。この際、フォトレジストの表面にはＣ
Ｆ4，Ｏ2混合プラズマによる硬化層が形成されているた
め、Ａｌ蒸着中の温度上昇によるフォトレジストからの
ガス放出を抑制することができ、Ａｌ薄膜の膜質を劣化
させること無く耐ＥＭ性に優れたＡｌを被着形成するこ
とができる。
【００２０】次にリフトオフを行い、図２に示す様にＡ
ｌゲート電極１０５を形成する。ＣＦ4，Ｏ2混合プラズ
マによる硬化層は表面薄層に限られるため従来のように
アセトンを用いた方法で容易にリフトオフが行える。
ｌゲート電極１０５を形成する。ＣＦ4，Ｏ2混合プラズ
マによる硬化層は表面薄層に限られるため従来のように
アセトンを用いた方法で容易にリフトオフが行える。
【００２１】上記ＣＦ4，Ｏ2混合プラズマ処理を行うこ
とにより、処理を行わなかったものと比較したＡｌ配線
の耐ＥＭ性は２倍以上に向上した。また、Ａｌ配線の粒
子径（グレインサイズ）を測したところ、従来の方法で
形成したＡｌ配線に比較して約２０％程グレインサイズ
が大きくなった。これはＣＦ4，Ｏ2混合プラズマ処理に
よってできた硬化層がフォトレジスト層からのガス放出
を抑制したためと考えられる。
とにより、処理を行わなかったものと比較したＡｌ配線
の耐ＥＭ性は２倍以上に向上した。また、Ａｌ配線の粒
子径（グレインサイズ）を測したところ、従来の方法で
形成したＡｌ配線に比較して約２０％程グレインサイズ
が大きくなった。これはＣＦ4，Ｏ2混合プラズマ処理に
よってできた硬化層がフォトレジスト層からのガス放出
を抑制したためと考えられる。
【００２２】なお、上記実施例ではフォトレジストをＡ
Ｚ５２０６Ｅとしたが、ＣＦ4プラズマ、またはＣＦ4，
Ｏ2混合プラズマ等でガス放出を防げるような硬化層の
できるものであればこれにこだわることはなく、また配
線の材質についても上記Ａｌに限らない。
Ｚ５２０６Ｅとしたが、ＣＦ4プラズマ、またはＣＦ4，
Ｏ2混合プラズマ等でガス放出を防げるような硬化層の
できるものであればこれにこだわることはなく、また配
線の材質についても上記Ａｌに限らない。
【００２３】
【発明の効果】以上説明したように本発明によれば、従
来の方法では防ぐことが困難であった真空中における配
線材料被着途中のフォトレジストからのガス放出を容易
に抑制することができるため、耐ＥＭ性に優れた配線を
形成することができる。これにより、リフトオフ法の従
来プロセスを大きく変更すること無しに、信頼性に優れ
た半導体素子を製造する方法を提供できる。本発明の製
造方法によって作成された半導体素子は良好な信頼性を
示した。
来の方法では防ぐことが困難であった真空中における配
線材料被着途中のフォトレジストからのガス放出を容易
に抑制することができるため、耐ＥＭ性に優れた配線を
形成することができる。これにより、リフトオフ法の従
来プロセスを大きく変更すること無しに、信頼性に優れ
た半導体素子を製造する方法を提供できる。本発明の製
造方法によって作成された半導体素子は良好な信頼性を
示した。
【図１】（ａ）〜（ｄ）は本発明に係る半導体装置の製
造方法の工程の一部を工程順に示すいずれも断面図。
造方法の工程の一部を工程順に示すいずれも断面図。
【図２】本発明に係る半導体装置の製造方法の工程の一
部を示す断面図。
部を示す断面図。
【図３】（ａ）〜（ｃ）は従来例の半導体装置の製造方
法について工程の一部を工程順に示すいずれも断面図。
法について工程の一部を工程順に示すいずれも断面図。
【図４】従来例の半導体装置の製造方法の工程の一部を
示す断面図。
示す断面図。
１０１、２０１ 半導体基板または基板上に形成された
絶縁膜 １０２、２０２ フォトレジスト層 １０３ フォトレジストの硬化層 １０４、２０４ 金属層 １０５、２０５ 配線
絶縁膜 １０２、２０２ フォトレジスト層 １０３ フォトレジストの硬化層 １０４、２０４ 金属層 １０５、２０５ 配線
Claims (1)
- 【請求項１】 半導体基板の主面または絶縁膜上にフォ
トレジスト層を形成する工程と、前記フォトレジスト層
にパターニングを施す工程と、前記フォトレジスト層の
表層を硬化させる工程と、配線用金属を真空蒸着する工
程と、前記フォトレジスト層を除去すると同時に該フォ
トレジスト層上の金属層をリフトオフ除去する工程を含
む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13632693A JPH06349829A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13632693A JPH06349829A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349829A true JPH06349829A (ja) | 1994-12-22 |
Family
ID=15172612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13632693A Pending JPH06349829A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349829A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1005065A2 (en) * | 1998-11-25 | 2000-05-31 | Murata Manufacturing Co., Ltd. | Method of forming wiring pattern |
| JP2002094182A (ja) * | 2000-09-11 | 2002-03-29 | Sony Corp | 半導体レーザの製造方法 |
-
1993
- 1993-06-08 JP JP13632693A patent/JPH06349829A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1005065A2 (en) * | 1998-11-25 | 2000-05-31 | Murata Manufacturing Co., Ltd. | Method of forming wiring pattern |
| EP1005065A3 (en) * | 1998-11-25 | 2000-06-07 | Murata Manufacturing Co., Ltd. | Method of forming wiring pattern |
| JP2002094182A (ja) * | 2000-09-11 | 2002-03-29 | Sony Corp | 半導体レーザの製造方法 |
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