JPH06333103A

JPH06333103A - Ｉｃカード

Info

Publication number: JPH06333103A
Application number: JP5353820A
Authority: JP
Inventors: Zenzo Oda; 善造小田; Noriaki Sakurada; 徳明桜田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1993-03-23
Filing date: 1993-12-28
Publication date: 1994-12-02
Anticipated expiration: 2018-12-10
Also published as: US5490117A; JP3477781B2

Abstract

(57)【要約】【目的】動作電圧が３．３Ｖで最大定格電圧が５Ｖ以
下の最先端ＩＣを登載し、新規の３．３Ｖ規格で使用で
き、従来の５Ｖ規格でも使用できるか、あるいは、前記
の最先端ＩＣが破壊されることのない大規模、高速、低
消費電力、高信頼性のＩＣカードを提供することが目的
である。【構成】接続電源回路５は、アナログスイッチ１０
０、外部接続回路１１０、内部接続回路１２０、高電圧
検出回路１３０を含む。ホストシステムの電源ＶＣＣの
電圧が、上限電圧４Ｖ以下の時はアナログスイッチ１０
０を通してそのままの電源電圧が主回路であるＲＯＭ１
２に印加される。一方電源電圧が、上限電圧４Ｖより大
きい時はアナログスイッチ１００を非導通とし、ＲＯＭ
１２にはこの電源電圧が印加されない。これによりＲＯ
Ｍ１２の破壊を防止できる。また、更に定電圧回路を設
ければ、電源電圧が上限電圧４Ｖより大きい時でも定電
圧化された電源電圧３．３ＶをＲＯＭ１２に供給でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＩＣカードに関する。

【０００２】

【従来の技術】従来より集積回路を含むカード記憶装置
としてＩＣカードと呼ばれる記憶装置が知られている。
このＩＣカードとしてはメモリーカード、Ｉ／Ｏカー
ド、ＩＳＯ準拠のＩＣカードなどが知られている。ここ
で、ＩＳＯ準拠のＩＣカードとは、集積回路としてマイ
クロプロセッサ、メモリーを含むＩＣカードであり、セ
キュリティ機能等をもたせることが可能なことから医療
用途、金融用途等に広く使用されている。また、メモリ
ーカードとは、集積回路としてマイクロプロセッサを含
まずメモリーだけを含むＩＣカードであり、パーソナル
コンピュータ、電子楽器・ゲーム機等に用いられる携帯
可能な記憶装置として広く使用されている。そして、メ
モリーカードには、メモリーの種類に応じてＳＲＡＭカ
ード、ＤＲＡＭカード、マスクＲＯＭカード、ＥＰＲＯ
Ｍカード、ＯＴＰＲＯＭカード、ＥＥＰＲＯＭカード、
フラッシュ型ＥＥＰＲＯＭカード、これらのメモリーの
混在型カード等、多くのメモリーカードが知られてい
る。更に、Ｉ／Ｏカードとは、モデム、ＬＡＮ、インサ
ーネット等の諸機能を有するＩＣカードであり、パーソ
ナルコンピュータ等に用いられる着脱可能な入出力装置
として広く使用されている。メモリーカード、Ｉ／Ｏカ
ードには日本のＪＥＩＤＡ（日本電子工業振興協会）と
米国のＰＣＭＣＩＡ（ＰｅｒｓｏｎａｌＣｏｍｐｕ
ｔｅｒＭｅｍｏｒｙＣａｒｄＩｎｔｅｒｎａｔｉ
ｏｎａｌＡｓｓｏｃｉａｔｉｏｎ）との協同により世
界的な統一規格が制定されている。詳しくは「ＩＣメモ
リカードガイドライン（パソコン用ＩＣメモリカードの
標準仕様）」（社団法人日本電子工業振興協会平成３
年９月刊）を参照されたい。

【０００３】さて、これらのＩＣカードはパーソナルコ
ンピュータ、ＡＴＭ装置等の電子装置（以下、「ホスト
システム」と呼ぶ）に設けられたカードスロットに装填
して使用されることになる。ここでは、メモリーカード
を例にとって説明する。

【０００４】図１４には、従来のＲＯＭ（読み出し専用
メモリ）カードのブロック図が示される。カード上に
は、コネクタ２、接続回路１０及び主回路である数個の
ＲＯＭ１２等が設けられている。ここで、コネクタ２は
使用時にホストシステムのカードスロットに接続するた
めに用いられるものであり、電源、制御信号３０、３
１、アドレス信号４０、データ信号５０用の各端子を有
している。また、接続回路１０は、コネクタ２と主回路
であるＲＯＭ１２との間に設けられており、図示しない
デコーダ回路、出力回路等を含んでいる。そして、この
デコーダ回路により、ホストシステムからの制御信号３
０、３１、アドレス信号４０から選択信号が生成され、
この選択信号がＲＯＭ１２に供給される。また、この出
力回路により、デコーダ回路、ＲＯＭ１２からのデータ
出力が規格に合った仕様でコネクタ２を経由してホスト
システムへと供給される。ここで、ＲＯＭ１２、接続回
路１０は、ともに５Ｖ単一電源で動作する。従って、Ｒ
ＯＭ１２、接続回路１０の電源はともに、コネクタ２の
５Ｖ電源端子に直結された外部電源線２０により供給さ
れることになる。

【０００５】図１５には、従来のＳＲＡＭ（静的記憶）
カードのブロック図が示される。このＳＲＡＭカードの
構成において前述のＲＯＭカードの構成と異なる点は以
下の通りである。即ち、電源遮断時にデータを保持させ
るために、ＳＲＡＭカードには内蔵電池８０、逆流防止
用の整流素子例えばダイオード７０、７１、電源電圧の
低下を検出する低電圧検出回路１３５等が更に設けられ
ている。また、接続回路１０内には、電源遮断時に低電
圧検出回路１３５からの検出信号を受けてＳＲＡＭを待
機状態にするための回路等も付加されている。

【０００６】

【発明が解決しようとする課題】さて、半導体集積回路
（以下、ＩＣと記す）の電源電圧は、初期の時代のＭＯ
Ｓ（金属−酸化物−半導体）型ＩＣでは、たとえば１２
ボルト（以下、「Ｖ」と略記する）又は１２Ｖと５Ｖの
２電源であった。しかし、近年はかなり長期に亘って５
Ｖ単一電源が主流となっている。これはバイポーラ型ト
ランジスタを用いたＴＴＬ（ＴｒａｎｓｉｓｔｅｒＴ
ｒａｎｓｉｓｔｅｒＬｏｇｉｃ）でも同様である。こ
のため、パーソナルコンピュータ、ＡＴＭ装置等のホス
トシステムも、５Ｖ電源の規格で作られたものが主流と
なっている。

【０００７】一方、近年の半導体技術の進歩発展の中
で、また、ＩＣの大規模化・大容量化にともなって、最
先端のＩＣの電源は５Ｖから３．３Ｖまたは３Ｖに移り
つつある。原因は２つある。

【０００８】１つ目の原因は、集積回路を構成するＭＯ
ＳＦＥＴ（金属−酸化物−半導体電解効果トランジス
タ）の微細化に伴う最大定格電圧の低下である。即ち、
ＭＯＳＦＥＴ微細化の指標であるチャンネル長は０．５
ｕｍを切りつつあり、このような微細化されたＭＯＳＦ
ＥＴに対して、５Ｖ電源で動作する集積回路と同じ最大
定格電圧を保証するのは困難となった。このため、ＥＩ
ＡＪ規格では動作電源電圧３．３Ｖおよび３Ｖの集積回
路の最大定格電圧の最小値は４．６Ｖと決められてい
る。

【０００９】２つ目の原因は、大規模化に伴う消費電力
の増大を、電源電圧を下げることにより抑えるためであ
る。即ち、ＭＯＳＦＥＴの消費電力は、ゲート容量等の
負荷容量、クロック周波数、電源電圧に比例する。従っ
て、この電源電圧を３．３Ｖまたは３Ｖにすることで、
消費電力を低減することができる。

【００１０】このような状況を受け、ＪＥＩＤＡではメ
モリーカードについて、従来の５Ｖ規格に加え３．３Ｖ
規格を１９９３年３月までに制定しようとしている。

【００１１】さて、ＩＣカードを大容量で高速にする為
には前述の最先端の技術で製造することが望ましい。従
って、ＩＣカードも、これからは３．３Ｖ又は３Ｖ規格
のものが主流となると考えられる。しかし、このＩＣカ
ードが装填されるホストシステムについては、既に５Ｖ
規格で作られたものが普及しており、将来においてもこ
れらのホストシステムが必ずしも３．３Ｖ又は３Ｖ規格
のものばかりになるとは限らない。従って、３．３Ｖ又
は３Ｖ規格で作られたＩＣカードについては、３．３Ｖ
又は３Ｖ規格のカードスロットをもったホストシステム
に対応できるとともに、既に普及している５Ｖ規格のカ
ードスロットをもったホストシステムにも対応できるも
のであることが望ましい。

【００１２】しかし、３．３Ｖ又は３Ｖ規格のＩＣカー
ドは、前述したように電源の最大定格電圧が低く（４．
６Ｖ）、このため、既に普及している５Ｖ規格のホスト
システムに使用した場合には、ダメージが加わって劣化
したり、ひどいときには破壊されるという問題が生じ
る。一方、この３．３Ｖ又は３Ｖ規格のＩＣカードが、
３．３Ｖ又は３Ｖ規格のホストシステムに使用された場
合には、通常と変わりなく動作させる必要がある。従っ
て、５Ｖ規格のホストシステムに使用しても破壊され
ず、あるいは正常に動作するとともに、３．３Ｖ又は３
Ｖ規格のホストシステムに使用された場合には通常と変
わりなく動作するＩＣカードが望まれる。

【００１３】さて、ＩＣカードの装填時におけるＩＣカ
ードの破壊を防止する技術としては、例えば特開平２−
２５９８５３号公報に記載された技術がある。しかし、
この従来技術は、ＥＥＰＲＯＭカードにおいて、装填時
に信号端子に印加される高電圧に対して保護を行うべ
く、信号端子に定電圧ダイオード、抵抗素子等を挿入す
る技術である。従って、この従来技術は、ＩＣカードそ
れ自体ではなく、ＩＣカードの信号端子に対する保護の
技術である。更に、この従来技術には、５Ｖ規格のホス
トシステム装填時には電源を遮断あるいは電源を遮断し
て定電圧を供給し、３．３Ｖ又は３Ｖ規格のホストシス
テム装填時には、通常通り電源を供給するという思想に
ついては何等開示されていない。

【００１４】また、特開平４−３０２０８号公報には、
ＩＣカードを装填又は抜き取った場合に、外部電源又は
バックアップ用電池の電圧を検出して、この電圧が最低
動作電圧以下である場合にはメモリーの動作を不可にす
る技術について開示されている。しかし、この従来技術
ではＩＣの最低動作電圧のみが検出され、最大定格電圧
については何等検出されない。しかも電圧を検出した後
は、単にメモリーの動作を不可にして記憶されているデ
ータの喪失を防止するだけであり、電源を遮断あるいは
電源を遮断して定電圧を供給するという思想については
何等開示されていない。

【００１５】また、電源の規格が異なる電子機器を通信
ケーブル等で接続する場合には、以下の技術が考えられ
る。即ち、例えば５Ｖ規格の電子装置の通信ケーブルの
コネクタ形状と、３Ｖ規格の電子装置の通信ケーブルの
コネクタ形状とを異ならせ、接続できないようにする技
術である。しかし、ＩＣカードは携帯容易とするために
小型に作られており、このようにコネクタの形状を異な
らせるのは容易ではない。

【００１６】また、ＩＣカードでは、その汎用性の要求
により、コネクタに設けられた端子の本数も少なく、端
子に対する電源、信号の割当も規格化されている。従っ
て、例えば５Ｖ電源用端子と、３．３Ｖ又は３Ｖ電源用
端子を両方別々に設けるというような構成とすることも
困難である。

【００１７】また、上述の例のようにお互いに独立の電
源をもった電子装置を接続させる場合には、信号のみレ
ベルシフトする回路を設ければよく、お互いの電源端子
については単に接続しないようにするだけで正常な動作
が保証される。これに対して、ＩＣカードでは、電源に
ついてはホストシステムの電源に従属しているという特
殊性をもっている。従って、単にお互いの電源端子が接
続しないようにするだけでは、３．３Ｖ又は３Ｖ規格の
ホストシステムに装填した場合にも動作しないことにな
ってしまい不都合となる。

【００１８】また、ＩＣカードは、常にホストシステム
に装填されて使用されるというよりも、ユーザーに関す
るデータが記憶されたＩＣカードをユーザーが携帯し、
色々な種類の電子装置に装填され使用されるという特殊
性をもっている。例えばＡＴＭ装置に使用されるＩＣカ
ードでは、セキュリティコード等のユーザに関するデー
タが記憶されたＩＣカードをユーザーが持ち歩き、不特
定多数のＡＴＭ装置にこのＩＣカードが装填され使用さ
れる。このような使用状況では、ＩＣカードが装填され
るＡＴＭ装置の電源規格は不特定であり、従来のＩＣカ
ードではＩＣカードを装填する毎にユーザーに対して電
源規格の確認を行うよう要求する必要が生ずる。しか
し、このような確認を装填する毎にユーザーに強要する
のは、本来ＩＣカードがもっている汎用性、利便性等の
特質を損なうことになり好ましいことではない。更に、
誤って異なる電源規格の装置に装填し、ＩＣカードが破
壊されセキュリティコード等のユーザーに関するデータ
が破壊されるという事態が生ずると、本来ＩＣカードが
もっている高信頼性、高セキュリティ性等の特性を損な
うことにもなってしまう。

【００１９】更に、３．３Ｖ又は３Ｖ規格のＩＣカード
が、３．３Ｖ又は３Ｖ規格のホストシステムに装填され
た場合には、通常通り適正に動作しなければならない。
従って、例えばホストシステムから供給される電源電圧
に電圧降下が生ずるのは好ましいことではない。なぜな
らば、この電源電圧の電圧降下が大きくなると、アドレ
ス信号、コントロール信号等の電圧と電源電圧との間の
電圧差が大きくなり、ラッチアップ等の問題が生ずる可
能性があるからである。従って、この電圧降下は生じな
いか、あるいは、生じてもなるべく小さい電圧降下であ
ることが望ましい。

【００２０】本発明は、以上のような課題を解決するた
めになされたものであり、その目的とするところは、新
規の電源電圧の規格の低いホストシステムにも使用で
き、しかも従来の電源電圧の規格の高いホストシステム
に接続使用しても劣化したり破壊されることがない、消
費電力が少ないＩＣカードを提供することにある。

【００２１】また、本発明の別の目的は、新規の電源電
圧の規格の低いホストシステムにも使用でき、しかも従
来の電源電圧の規格の高いホストシステムでも使用でき
る、消費電力が少ないＩＣカードを提供することにあ
る。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明に係るＩＣカードは、主回路と、コ
ネクタと、このコネクタと前記主回路との間に設けられ
た接続電源回路とを含んで構成されるＩＣカードであっ
て、前記接続電源回路は、外部接続回路と内部接続回路
とスイッチ手段と電圧検出手段とを含み、前記外部接続
回路では、前記ホストシステムと前記内部接続回路との
間での信号の接続が行われるとともに、電源が前記ホス
トシステムの電源である第１の電源と共通化され、前記
内部接続回路では、前記外部接続回路と前記主回路との
間での信号の接続が行われるとともに、電源が前記主回
路の電源である第２の電源と共通化され、前記スイッチ
手段では、前記電圧検出手段での検出結果に基づいて前
記第１の電源と前記第２の電源との間を直接あるいは整
流素子を介して導通状態・非導通状態にするスイッチ動
作が行われ、前記電圧検出手段では、前記第１の電源の
電圧が検出され、この第１の電源の電圧の絶対値があら
かじめ設定された所定電圧の絶対値以下である場合には
前記スイッチ手段により前記第１の電源と第２の電源と
の間が導通状態にされ、第１の電源の電圧の絶対値が前
記所定電圧の絶対値よりも大きい場合には前記スイッチ
手段により前記第１の電源と第２の電源との間が非導通
状態にされることを特徴とする。

【００２３】また、請求項２の発明は、請求項１におい
て、前記接続電源回路は定電圧回路を更に含み、前記定
電圧回路では前記第１の電源の電圧が定電圧化され、前
記スイッチ手段により前記第１の電源と第２の電源が非
導通状態にされた場合にこの定電圧化された電圧により
前記第２の電源の供給が行われることを特徴とする。

【００２４】また、請求項３の発明は、請求項１または
２のいずれかにおいて、前記スイッチ手段が第１、第
２、第３の端子を有するＣＭＯＳ型のトランスファーゲ
ートで構成され、前記第１の端子は前記第１の電源に接
続され、前記第２の端子は直接あるいは整流素子を介し
て前記第２の電源に接続され、前記電圧検出手段の検出
結果に基づいてゲート電極である前記第３の端子を制御
することにより前記第１の端子と第２の端子との間を導
通状態・非導通状態にするスイッチ動作が行われること
特徴とする。

【００２５】また、請求項４の発明は、請求項１乃至３
のいずれかにおいて、前記所定電圧が、前記主回路の最
大定格電圧と前記主回路の動作電圧との間の電圧である
上限電圧に設定されることを特徴とする。

【００２６】また、請求項５の発明は、請求項４におい
て、前記電圧検出手段は高電圧検出手段と低電圧検出手
段とを含み、前記主回路の下限動作が保証される電圧が
下限電圧として設定され、前記低電圧検出手段では前記
第１の電源の電圧が検出され、この第１の電源の電圧の
絶対値が前記下限電圧の絶対値以下である場合には少な
くとも前記主回路が動作しないよう設定され、前記高電
圧検出手段では前記第１の電源の電圧が検出され、この
第１の電源の電圧の絶対値が前記上限電圧の絶対値以下
である場合には前記スイッチ手段により前記第１の電源
と第２の電源との間が導通状態にされ、第１の電源の電
圧の絶対値が前記上限電圧の絶対値よりも大きい場合に
は前記スイッチ手段により前記第１の電源と第２の電源
との間が非導通状態にされることを特徴とする。

【００２７】また、請求項６の発明は、請求項１乃至５
のいずれかにおいて、前記接続電源回路が単一のＣＭＯ
Ｓチップ上に形成され、前記ＣＭＯＳチップは、前記内
部接続回路以外の回路・手段用に設けられた単数又は複
数の第１のウエルと、前記内部接続回路用に設けられ単
数又は複数の第２のウエルとを含み、前記第１のウエル
には前記第１の電源が接続され、前記第２のウエルには
前記第２の電源が接続され、前記第１のウエルと前記第
２のウエルとが電気的に分離されていることを特徴とす
る。

【００２８】また、請求項７の発明は、請求項１乃至５
のいずれかにおいて、前記接続電源回路が単一のＣＭＯ
Ｓチップ上に形成され、前記内部接続回路を設ける代わ
りに、ゲート電極が前記外部接続回路の信号端子に接続
され、ソース領域が前記ＣＭＯＳチップの基板の電源で
ある基準電源に接続され、ドレイン領域が前記主回路の
信号端子に接続されるとともに抵抗性の素子を介して前
記第２の電源に接続されたドライバー用トランジスタが
設けられたことを特徴とする。

【００２９】また、請求項８の発明は、請求項１乃至５
のいずれかにおいて、前記接続電源回路は前記内部接続
回路を含まず、前記外部接続回路では、前記ホストシス
テムと前記主回路との間での信号の接続が行われ、前記
接続電源回路と前記主回路とが単一のＣＭＯＳチップ上
に形成され、前記ＣＭＯＳチップは、前記接続電源回路
用に設けられた単数又は複数の第１のウエルと、前記主
回路用に設けられた単数又は複数の第２のウエルとを含
み、前記第１のウエルには前記第１の電源が接続され、
前記第２のウエルに前記第２の電源が接続され、前記第
１のウエルと前記第２のウエルとが電気的に分離されて
いることを特徴とする。

【００３０】

【作用】請求項１の発明に係るＩＣカードによれば、あ
らかじめ設定された所定電圧以下の電源電圧を供給する
ホストシステムにＩＣカードが装填された場合には、電
圧検出手段、スイッチ手段によりホストシステムの電源
である第１の電源と主回路の電源である第２の電源と
が、直接にあるいは整流素子を介して導通状態となる。
これによりホストシステムの電源がそのまま主回路に供
給されることになる。一方、あらかじめ設定された所定
電圧より大きい電源電圧を供給するホストシステムにＩ
Ｃカードが装填された場合には、電圧検出手段、スイッ
チ手段により第１の電源と第２の電源とが非導通状態と
なる。これにより主回路に対するホストシステムの電源
の供給が遮断されることになる。従って、主回路が劣化
したり、破壊されたりすることを有効に防止できる。

【００３１】また、請求項２の発明によれば、あらかじ
め設定された所定電圧以下の電源電圧を供給するホスト
システムにＩＣカードが装填された場合には、電圧検出
手段、スイッチ手段によりホストシステムの電源である
第１の電源と主回路の電源である第２の電源とが、直接
にあるいは整流素子を介して導通状態となる。これによ
りホストシステムの電源がそのまま主回路に供給される
ことになる。この場合、定電圧回路は動作しないように
設定することが望ましい。一方、あらかじめ設定された
所定電圧より大きい電源電圧を供給するホストシステム
にＩＣカードが装填された場合には、電圧検出手段、ス
イッチ手段により第１の電源と第２の電源とが非導通状
態となる。そして、定電圧回路により定電圧化された電
圧が主回路に供給されることになる。これにより前記所
定電圧以上の電源電圧を供給するホストシステムに装填
されても正常に動作することが可能となる。

【００３２】また、請求項３の発明によれば、スイッチ
手段がＣＭＯＳ型のトランスファーゲートで構成され
る。従って、スイッチ手段が導通状態となった場合に、
主回路で消費される負荷電流が増えてもそれ程電圧降下
が生じない。この結果、電源電圧を容易に推奨動作電圧
の範囲に収めることができるとともに、ラッチアップ等
が生ずるのを効果的に防止できる。

【００３３】また、請求項４の発明によれば、前記所定
電圧が主回路の最大定格電圧と主回路の動作電圧との間
の電圧である上限電圧に設定される。従って、ホストシ
ステムの電源電圧がこの上限電圧より大きい場合には、
この電源電圧が主回路に印加されないことが保証され、
従って、主回路に最大定格電圧以上の電圧が印加されな
いことが保証される。また、ホストシステムの電源電圧
がこの上限電圧以下の場合には、そのままホストシステ
ムの電源電圧が主回路に印加され、これにより主回路の
適正な動作が保証される。

【００３４】また、請求項５の発明によれば、低電圧検
出手段を新たに設けることにより下限電圧についても検
出することが可能となる。そして、ホストシステムから
供給される電源の電圧が、この下限電圧以下であった場
合には、少なくとも主回路が動作しないような設定がな
されることになる。

【００３５】また、請求項６の発明によれば、接続電源
回路が１チップ構成となり、内部接続回路以外の回路・
手段用に設けられた第１のウエルと、内部接続回路用に
設けられ第２のウエルとが電気的に分離される。このよ
うに構成することにより、第１の電源電圧が、保護用ダ
イオード、寄生ダイオードを介して主回路に伝わるのを
簡易に防止できることになる。

【００３６】また、請求項７の発明によれば、接続電源
回路が１チップ構成となる。そして、ゲート電極が外部
接続回路の信号端子に、ソース領域が基準電源に、ドレ
イン領域が主回路の信号端子に接続されるとともに抵抗
性の素子を介して第２の電源に接続されたドライバー用
トランジスタが設けられる。このように構成することに
より、第１の電源電圧が、保護用ダイオード、寄生ダイ
オードを介して主回路に伝わるのを簡易に防止できるこ
とになる。

【００３７】また、請求項８の発明によれば、接続電源
回路と主回路とが１チップ構成となる。そして、接続電
源回路用に設けられた第１のウエルと主回路用に設けら
れた第２のウエルとが電気的に分離される。このように
構成することにより、第１の電源電圧が、保護用ダイオ
ード、寄生ダイオードを介して主回路に伝わるのを簡易
に防止できることになる。

【００３８】

【実施例】以下、本発明の好適な実施例について詳細に
説明する。なお、以下の実施例の説明にあたっては、図
面の簡素化のため、制御信号、アドレス入力、データ線
等の信号線の本数を減じてある。また、本発明に直接関
係の無い部分については説明、記載を省略している。ま
た、本発明は３．３Ｖ規格のホストシステム、ＩＣカー
ドのみならず３．３Ｖ未満の規格（例えば３Ｖ規格）の
ものにも当然に適用できるが、以下では３．３Ｖ規格に
適用した場合を例にとり説明を行う。

【００３９】（１）第１の実施例図１には、本発明の第１の実施例に係るＩＣカードのブ
ロック図が示される。なお、本第１の実施例は主回路が
ＲＯＭ１２である場合の実施例である。

【００４０】図１に示すように本第１の実施例は、コネ
クタ２、接続電源回路５、主回路であるＲＯＭ１２を含
んで構成される。

【００４１】図１に示す本第１の実施例は、図１４に示
す従来例のＩＣカードと比較して、接続回路１０が接続
電源回路５となっている点、及び、電源線が外部電源線
２０と内部電源線２１とに分割されている点が異なって
いる。そして、外部電源線２０と内部電源線２１の接続
・遮断は接続電源回路５により行われることになる。こ
の構成により、メモリーカードの外部からＲＯＭ１２の
最大定格電圧以上の電源電圧が印加された場合に、ＲＯ
Ｍ１２がダメージを受けることを有効に防止できること
になる。

【００４２】図１に示すように接続電源回路５は、アナ
ログスイッチ１００、外部接続回路１１０、内部接続回
路１２０、高電圧検出回路１３０を含んで構成される。

【００４３】アナログスイッチ１００は第１、第２、第
３の端子１０１、１０２、１０３を有しており、第１の
端子１０１は外部接続線２０に接続されている。この外
部電源線２０はコネクタ２の電源端子に直結しており、
ホストシステムからの電源ＶＣＣをＩＣカードに供給す
るための電源線である。また、第２の端子１０２は内部
電源線２１に接続されている。この内部電源線２１は、
主回路であるＲＯＭ１２及び内部接続回路１２０に電源
ＶＣＣ１を供給するための電源線である。また第３の端
子１０３は高電圧検出回路１３０の出力である制御信号
１３２に接続されている。そして、この第３の端子１０
３が制御信号１３２により制御され、第１の端子１０
１、第２の端子１０２間が導通状態・非導通状態にされ
る。

【００４４】外部接続回路１１０は図示しない入力回路
及び出力回路等を含んで構成される。そして、この入力
回路には、ホストシステムからコネクタ２を経由してチ
ップイネーブル信号ＸＣＥ、アウトプットイネーブル信
号ＸＯＥの制御信号３０、３１、アドレス信号４０が入
力される。そして、これらの信号３０、３１、４０は各
々出力信号３２、３３、４１として内部接続回路１２０
に出力されることになる。また、出力回路には内部接続
回路１２０からの出力信号５１が入力される。これらの
出力信号５１はデータ信号５０としてホストシステムへ
と出力されることになる。

【００４５】また、外部接続回路１１０の電源端子には
外部電源線２０が接続されており、これにより、外部接
続回路１１０の電源はホストシステムの電源ＶＣＣと共
通化されることになる。

【００４６】なお、上述のＸＣＥ信号、ＸＯＥ信号に冠
した" Ｘ" は負論理であることを表わすものであり、以
後同様に表記する。

【００４７】内部接続回路１２０は、外部接続回路１１
０からの出力信号３２、３３、４１を受けてＲＯＭ１２
への出力信号３４、３５、３６、４２を生成する論理回
路・駆動回路や、ＲＯＭ１２からの出力信号５２を受け
て外部接続回路１１０への出力信号５１を生成する回路
等を含んでいる。

【００４８】また、内部接続回路１２０の電源端子には
内部電源線２１が接続されており、これにより、内部接
続回路１２０の電源は主回路の電源ＶＣＣ１と共通化さ
れることになる。

【００４９】高電圧検出回路１３０には外部電源線２０
が接続され、これによりホストシステムの電源ＶＣＣの
検出が行われる。そして、高電圧検出回路１３０では、
この検出電圧があらかじめ設定された所定電圧以上か、
または所定電圧より小さいかが判断される。そして、こ
の判断結果に基づいて制御信号１３２が生成され、アナ
ログスイッチ１００を導通状態・非導通状態にする制御
が行われる。この制御は具体的には、例えば以下のよう
に行われる。

【００５０】即ち、前記所定電圧は、主回路であるＲＯ
Ｍ１２の最大定格電圧４．６ＶとＲＯＭ１２の動作電圧
３．３Ｖとの間の電圧（この電圧を、以下「上限電圧」
と呼ぶ）、例えば４Ｖに設定される。そして、ホストシ
ステムの電源ＶＣＣの電圧がこの上限電圧４Ｖ以上の場
合にはアナログスイッチ１００を非導通状態にする制御
が行われる。逆に、ホストシステムの電源ＶＣＣの電圧
がこの上限電圧４Ｖより小さい場合には、アナログスイ
ッチ１００を導通状態にする制御が行われることにな
る。

【００５１】次に、本第１の実施例の動作について説明
する。

【００５２】まず、本ＩＣカードが、３．３Ｖ規格のホ
ストシステムのカードスロットに装填された場合の動作
ついて説明する。この場合には、外部電源線２０には
３．３Ｖの電源電圧が印加されることになる。高電圧検
出回路１３０はこの電源電圧を検出する。そして、この
検出された電源電圧（３．３Ｖ）は前記の上限電圧４Ｖ
よりも低い電圧となる。従って、高電圧検出回路１３０
の制御によりアナログスイッチ１００が導通状態にされ
る。この結果、外部電源線２０と内部電源線２１との間
が導通し、内部電源線２１にホストシステムの電源電圧
３．３Ｖがそのまま印加される。そして、この印加され
た電源電圧により、内部接続回路１２０及び主回路であ
るＲＯＭ１２が動作することになる。

【００５３】次に、本ＩＣカードが、５Ｖ規格のホスト
システムのカードスロットに装填された場合の動作つい
て説明する。この場合には、外部電源線２０には５Ｖの
電源電圧が印加されることになる。高電圧検出回路１３
０はこの電源電圧を検出する。そして、この検出された
電源電圧（５Ｖ）は前記の上限電圧４Ｖよりも高い電圧
となる。従って、高電圧検出回路１３０の制御によりア
ナログスイッチ１００が非導通状態にされる。この結
果、外部電源線２０と内部電源線２１との間が非導通状
態になり、内部電源線２１にはホストシステムの電源電
圧５Ｖは印加されない。また、内部接続回路１２０と主
回路１２の電源は前述のように共通化されている。従っ
て、内部接続回路１２０の信号３４、３５、３６、４
２、５２により、ＲＯＭ１２の端子に５Ｖ電圧の信号が
加えられることもない。

【００５４】以上のように本第１の実施例によれば、Ｉ
Ｃカードが３．３Ｖ規格である場合に、このＩＣカード
を３．３Ｖ規格のホストシステムに装填した場合には正
常な動作が保証されるとともに、このＩＣカードを５Ｖ
規格のホストシステムに装填した場合にも、ＩＣカード
が劣化したり破壊されたりすることがない。これにより
信頼性の向上を図ることができる。また、ＩＣカードの
主回路として動作電圧３．３Ｖで最大定格電圧５Ｖ以下
の大規模で、高速、低消費電力の最先端のＩＣを登載で
きる。この結果、ＩＣカードの大規模化、高速化、低消
費電力化等を図ることが可能となる。

【００５５】また、本第１の実施例によれば、ホストシ
ステムの電源電圧を高電圧検出回路１３０により検出し
て自動的に電源の切り換えを行っている。従って、コネ
クタ２の形状を異なるものにして５Ｖ規格のホストシス
テムに接続できないようにしたり、コネクタ２上に５Ｖ
電源用端子と３．３Ｖ電源用端子を両方別々に設けるよ
うにしたりする必要もなくなる。

【００５６】また、本第１の実施例によれば、ＩＣカー
ドをユーザーが持ち歩き、不特定多数の電子装置にこの
ＩＣカードを装填し使用するような場合にも、ＩＣカー
ドを装填する毎にユーザーに対して電源規格を確認する
よう要求する必要がなくなる。従って、本来ＩＣカード
がもっている汎用性、利便性等の特質を損なうことがな
い。また、ユーザーが誤って異なる電源規格の装置に装
填しても、セキュリティコード等のユーザーに関するデ
ータが破壊されることがない。従って、本来ＩＣカード
がもっている高信頼性、高セキュリティ性等の特性を損
なうこともない。

【００５７】また、本第１の実施例では外部接続線２０
と内部接続線２１の接続・遮断をアナログスイッチ１０
０、例えばＣＭＯＳ型トランスファーゲートにより行っ
ている。従って、ＩＣカードが３．３Ｖ規格のホストシ
ステムに装填され、アナログスイッチ（トランスファー
ゲート）１００が導通状態となった場合に、第１、第２
の端子間での電圧降下がほとんど生じない。この結果、
３．３Ｖの電源をそのまま主回路であるＲＯＭ１２に供
給できる。これにより、アドレス信号、コントロール信
号等の電圧と電源電圧との間に大きな電圧差が生じず、
ラッチアップ等が生ずるのを有効に防止できる。

【００５８】（２）第２の実施例図２には、本発明の第２の実施例に係るＩＣカードのブ
ロック図が示される。

【００５９】図２に示す本第２の実施例は、図１に示す
第１の実施例に比較して接続電源回路６の構成が異なっ
ている点が相違する。即ち、接続電源回路６は定電圧回
路１４０を新たに含む構成となっている。この構成によ
り、５Ｖ規格のホストシステムにＩＣカードを装填した
場合にも、この５Ｖの電源電圧を３．３Ｖに定電圧化す
ることによりＩＣカードの動作が可能となる。

【００６０】アナログスイッチ１００、内部接続回路１
２０の構成については、図１に示す本第１の実施例と同
様であるため説明を省略する。

【００６１】外部接続回路１１２は、ＸＯＥ信号、ＸＣ
Ｅ信号、アドレス信号用の入力回路、データ信号用の出
力回路を含んでいる点において第１の実施例の外部接続
回路１１０と同様の構成となる。但し、この出力回路に
はしきい値電圧を下げたＣＭＯＳインバータが設けられ
ている。ＩＣカードが装填されるホストシステムの電源
電圧が５Ｖであった場合に、内部接続回路１２０から振
幅３．３Ｖの入力信号が入力されたても出力回路を動作
させるためである。

【００６２】高電圧検出回路１３４には外部電源線２０
に接続され、これによりホストシステムの電源ＶＣＣの
検出が行われる。そして、高電圧検出回路１３４では、
この検出電圧が所定電圧よりも大きいか否かが判断され
る。即ち、第１の実施例と同様、主回路であるＲＯＭ１
２の最大定格電圧４．６Ｖより低く、動作電圧３．３Ｖ
より高い電圧である上限電圧４Ｖよりも大きいか否かが
判断される。そして、この判断に基づいて制御信号１３
２及び制御信号１３３が生成される。

【００６３】制御信号１３２は、第１の実施例と同様に
アナログスイッチ１００の第３の端子１０３に入力され
る。また、制御信号１３３は定電圧回路１４０に入力さ
れる。そして、ホストシステムの電源電圧が上限電圧４
Ｖよりも低い場合には、制御信号１３２によりアナログ
スイッチ１００が導通状態に設定されるとともに、制御
信号１３３により定電圧回路１４０が非動作状態に設定
される。逆に、ホストシステムの電源電圧が上限電圧４
Ｖよりも高い場合には、制御信号１３２によりアナログ
スイッチ１００が非導通状態に設定されるとともに、制
御信号１３３により定電圧回路１４０が動作状態に設定
される。

【００６４】なお、以上はアナログスイッチ１００、定
電圧回路１４０を２本の制御信号１３２・１３３で制御
する場合について説明した。しかし、アナログスイッチ
１００、定電圧回路１４０の回路構成によっては、１本
の制御信号のみでアナログスイッチ１００、定電圧回路
１４０を制御することも可能である。

【００６５】定電圧回路１４０は、外部電源線２０を介
して入力されたホストシステムの電源電圧ＶＣＣを定電
圧化して、３．３Ｖの電源電圧を内部電源線２１に供給
するための回路である。そして、この定電圧回路１４０
を動作状態・非動作状態に設定する制御が前述のように
制御信号１３３により行われることになる。

【００６６】図３にはこの定電圧回路１４０の回路構成
の一例が示され、図４にはこの定電圧回路１４０の入出
力特性が示される。

【００６７】図３に示すように、この定電圧回路１４０
は、出力用のＰチャネルＭＯＳトランジスタ１４４、動
作状態・非動作状態設定用のＮチャネルＭＯＳトランジ
スタ１４５、定電流回路１４６、ＶＲＥＦ回路１４７、
抵抗１４８、１４９を含んで構成される。

【００６８】図３において、制御信号１３３が" Ｈ" の
場合はＮチャンネルＭＯＳトランジスタ１４５が導通状
態となり、定電圧回路１４０は動作状態に設定される。
従って、図４に示すように、外部電源線２０が４Ｖ以上
であっても、内部電源線２１の電圧は常に定電圧３．３
Ｖに定電圧化されることになる。これにより主回路であ
るＲＯＭ１２及び内部接続回路１２０には常に３．３Ｖ
の電源が供給されることになる。

【００６９】これに対して、制御信号１３３が" Ｌ" の
場合はＮチャンネルＭＯＳトランジスタ１４５が非導通
状態となり、定電圧回路１４０は非動作状態に設定され
る。定電圧回路１４０が非動作状態に設定されると、外
部電源線２０、内部電源線２１から接地への電流経路が
無くなるので電力を消費しなくなる。これにより、定電
圧回路１４０の出力はハイインピーダンス状態に設定さ
れる。但し、この場合、図２において制御信号１３２に
よりアナログスイッチ１００が導通状態にされるため、
内部電源線２１には、ホストシステムの電源ＶＣＣがそ
のまま供給されることになる。

【００７０】次に、動作状態においてどのようにして定
電圧回路１４０が定電圧を出力するかについて説明す
る。

【００７１】ＶＲＥＦ回路１４７からは主回路であるＲ
ＯＭ１２の動作電圧に応じて予め設定され、入力電圧・
出力電圧に依存しない基準電圧ＶＲＥＦが出力されてい
る。そして、動作状態においては、この基準電圧ＶＲＥ
Ｆと、出力電圧を抵抗１４８、１４９により抵抗分割し
た電圧とがオペアンプ１５０により比較される。そし
て、オペアンプ１５０は、この比較結果に応じてＰチャ
ンネルＭＯＳトランジスタ１４４を導通状態・非導通状
態にする制御を行う。具体的には、出力負荷電流が増え
出力電圧が設定電圧よりわずかに下がると、オペアンプ
１５０の出力が"Ｌ" となりＰチャンネルＭＯＳトラン
ジスタ１４４が導通状態にされる。これにより、外部電
源線２０から内部電源線２１へと電流が流され出力電圧
が引き上げられる。一方、出力負荷電流が減り出力電圧
が設定電圧よりわずかに上がると、オペアンプ１４４の
出力が" Ｈ" となりＰチャンネルＭＯＳトランジスタ１
４４が非導通状態にされる。これにより外部電源線２０
から内部電源線２１へと流れる電流が制限され、出力電
圧が引き下げられる。この様にして出力電圧を一定電圧
に保つことが可能となる。

【００７２】なお、定電圧回路１４０の構成は図３に示
す回路構成に限られるものではない。また、出力電圧
も、主回路であるＲＯＭ１２の動作電圧の許容範囲内で
あれば、入力電圧に応じて３．３Ｖより若干上昇しても
構わない。

【００７３】次に、本第２の実施例の動作について説明
する。

【００７４】本ＩＣカードが、３．３Ｖ規格のホストシ
ステムに装填された場合は、前述の第１の実施例と同様
の動作となる。即ち、この場合は高電圧検出回路１３４
の出力である制御信号１３２によりアナログスイッチ１
００が導通状態となり、ホストシステムの電源ＶＣＣが
そのまま主回路であるＲＯＭ１２、内部接続回路１２０
に供給されることになる。なお、この場合には、定電圧
回路１４０は制御信号１３３により非動作状態にされ、
定電圧回路１４０は電力を消費しないとともに、その出
力はハイインピーダンス状態となっている。

【００７５】次に、本ＩＣカードが、５Ｖ規格のホスト
システムのカードスロットに装填された場合の動作つい
て説明する。この場合には、高電圧検出回路１３４によ
り検出されるホストシステムの電源電圧（５Ｖ）は上限
電圧４Ｖよりも高い電圧となる。従って、制御信号１３
２によりアナログスイッチ１００は非導通状態にされ
る。一方、この場合には、制御信号１３３により定電圧
回路１４０は動作状態にされるため、ホストシステムの
電源電圧（５Ｖ）は定電圧回路１４０により３．３Ｖに
定電圧化されて出力されることになる。この結果、内部
電源線２１には３．３Ｖの電源電圧が印加され、主回路
であるＲＯＭ１２、内部接続回路１２０への３．３Ｖ電
源の供給が行われることになる。

【００７６】以上のように本第２の実施例によれば、Ｉ
Ｃカードが３．３Ｖ規格である場合に、このＩＣカード
を、３．３Ｖ規格のホストシステム、あるいは、５Ｖ規
格のホストシステムのどちらに装填した場合でも、正常
な動作が保証されることになる。これにより、ＩＣカー
ドの主回路として最先端の３．３Ｖ規格ＩＣを登載する
ことができ、ＩＣカードの大規模化、高速化、低消費電
力化等を図ることが可能となる。

【００７７】また、本第２の実施例によれば、前述した
本第１の実施例と同様に、コネクタ２の形状を異なるも
のにして５Ｖ規格のホストシステムに接続できないよう
にしたり、コネクタ２上に５Ｖ電源用端子と３．３Ｖ電
源用端子を両方別々に設けるようにしたりする必要もな
くなる。また、ＩＣカードを装填する毎にユーザーに対
して電源規格を確認するよう要求する必要がなく、ま
た、誤って異なる電源規格の装置に装填しても、ユーザ
ーに関するデータが破壊されることもない。更に、例え
ば３．３Ｖ規格のホストシステムから得たデータを５Ｖ
規格のホストシステムで利用したり、逆に５Ｖ規格のホ
ストシステムから得たデータを３．３Ｖ規格のホストシ
ステム利用したりすることもできる。このように、本第
２の実施例によれば、ＩＣカードの持つ汎用性、利便
性、高信頼性、高セキュリティ性等の特性を更に高める
ことができる。

【００７８】また、本第２の実施例では外部接続線２０
と内部接続線２１の接続・遮断をアナログスイッチ１０
０、例えばＣＭＯＳ型トランスファーゲートにより行っ
ている。従って、ＩＣカードが３．３Ｖ規格のホストシ
ステムに装填された場合に、ＲＯＭ１２で消費される負
荷電流が増加しても、第１、第２の端子間での電圧降下
はほとんど生じない。この結果、３．３Ｖの電源をその
ままＲＯＭ１２に供給できることになる。これにより、
アドレス信号、コントロール信号等の電圧と電源電圧と
の間に大きな電圧差が生じず、ラッチアップ等が生ずる
のも有効に防止できることになる。

【００７９】一方、５Ｖ規格のホストシステムに接続さ
れた場合には、内部電源線２１には定電圧回路４０によ
り定電圧化された電源電圧が供給される。そして、この
場合には、外部接続線２０と内部接続線２１との間の電
圧差を十分に確保できる。従って、ＲＯＭ１２に必要と
される負荷電流が増加しても、定電圧回路１４０の出力
電圧をＲＯＭ１２の推奨動作電圧３．０Ｖ〜３．６Ｖの
範囲に容易に収めることができる。この点、本第２の実
施例においてアナログスイッチ１００を設けず、ただ単
に定電圧回路１４０により電源電圧を定電圧化する構成
とした場合よりも優位となる。即ち、このようにただ単
に電源電圧を定電圧化する回路構成にすると、ホストシ
ステムの電源が５Ｖの場合は問題ないが、３．３Ｖの場
合にはＲＯＭ１２の負荷電流により内部電源線２１の電
源電圧が３．３Ｖよりも低下してしまうからである。

【００８０】（３）第３の実施例図５には、本発明の第３の実施例に係るＩＣカードのブ
ロック図が示される。

【００８１】本第３の実施例は、前述の第１の実施例に
おいて主回路をＳＲＡＭ１３とした場合の実施例であ
る。

【００８２】即ち、本第３の実施例における外部接続回
路１１５、内部接続回路１２５は、第１の実施例におけ
る外部接続回路１１０、内部接続回路１２０に比べ、ラ
イトイネーブル信号ＸＷＥ３７に対応した回路等が付加
されている。

【００８３】また、電源遮断時にデータを保持させるた
めの内蔵電池８０、整流素子、例えばダイオード７０、
７１も設けられている。ここで、ダイオード７１は、内
蔵電池８０の電流が逆流するのを防止するために設けら
れたものである。従って、例えばアナログスイッチ１０
０が導通状態となった場合には、この整流素子であるダ
イオード７１を介して内部電源線２１に電源電圧が供給
されることになる。

【００８４】さて、本第３の実施例では、第１の実施例
に比べて、接続電源回路７が低電圧検出回路１３５を新
たに含む構成となっている。この低電圧検出回路１３５
は、ＩＣカードがホストシステムに装填された直後、又
は、ＩＣカードがホストシステムからはずされた場合、
又は、メモリーカードが装填されたままホストシステム
の電源が切られた場合等において、電源ＶＣＣの電圧低
下を検出する回路である。この場合の検出電圧として
は、ＩＣカードの推奨動作電圧の範囲を３．３Ｖ±０．
３Ｖとした場合には、例えば２．７Ｖ程度とすることが
できる（以下、この電圧を下限電圧と呼ぶ）。

【００８５】低電圧検出回路１３５は、電源ＶＣＣの電
圧がこの下限電圧２．７Ｖより小さいと判断した場合に
は、主回路であるＳＲＡＭ１３を動作不可にする設定を
行う。この場合の主回路の動作不可の設定は、例えば制
御信号１３６又は制御信号１３７により行われる。例え
ば、制御信号１３６により上記動作不可の設定を行う場
合には、この制御信号１３６を内部接続回路１２５に出
力して、メモリ制御信号ＸＣＥ１、ＸＣＥ２、書き込み
信号ＸＷＥ１をディスエイブル状態にする。これにより
ＳＲＡＭ１３は動作不可の状態となる。また、制御信号
１３７により前記動作不可の設定を行う場合には、この
制御信号１３７を外部接続回路１１５に出力して、外部
接続回路１１５がコネクタ３からの信号を何も受け付け
ないような状態に設定する。具体的には、外部接続回路
１１５の入力端子等に、コネクタからの入力が接続され
たＮＡＮＤ回路等を設ける。そして、制御信号１３７に
よりこのＮＡＮＤ回路に" Ｌ" を入力する。これによ
り、外部接続回路１１５はコネクタ３からの信号を何も
受け付けないような状態に設定されることになる。

【００８６】さて、このような下限電圧を検出する動作
はＩＣカードに特有の動作である。即ち、この動作は電
源がホストシステムの電源に従属しているというＩＣカ
ードの特殊性により必要となる動作である。図６には、
このように下限電圧についても検出を行う場合の、ＩＣ
カードの処理手順を示すフロチャートが示される。以
下、これについて簡単に説明する。

【００８７】まず、ステップＳ１でＩＣカードがホスト
システムに装填されると、ステップＳ２に示すようにＩ
Ｃカードに電源が印加され、電源ＶＣＣの電圧が徐々に
上昇してくる。すると、ステップＳ３に示すように、低
電圧検出回路１３５により電源ＶＣＣの電圧が下限電圧
２．７Ｖより小さいか否かの検出が行われる。そして、
電源ＶＣＣの電圧が２．７Ｖより小さいと判断される
と、ステップＳ７に示すように少なくとも主回路につい
て動作不可の設定がなされる。逆に、電源ＶＣＣの電圧
が２．７Ｖ以上と判断されると、ステップＳ４に示すよ
うに、今度は高電圧検出回路１３０により電源ＶＣＣの
電圧が上限電圧４Ｖよりも大きいか否かの検出が行われ
る。そして、電源ＶＣＣの電圧が上限電圧４Ｖよりも大
きいと判断されると、ステップＳ８に示すように制御信
号１３２によりアナログスイッチ１００が非導通状態に
される。そして、この場合にはステップＳ９に示すよう
にＩＣカードへのアクセスは不可となる。一方、電源Ｖ
ＣＣの電圧が上限電圧４Ｖ以下と判断されると、ステッ
プＳ５に示すように制御信号１３２によりアナログスイ
ッチ１００が導通状態にされる。これによりステップＳ
６に示すように、ＩＣカードに対するアクセスが可能と
なり、ホストシステムとＩＣカードとの間でデータのや
りとりが行われることになる。

【００８８】（４）第４の実施例図７には、本発明の第４の実施例に係るＩＣカードのブ
ロック図が示される。

【００８９】本第４の実施例は、前述の第２の実施例に
おいて主回路をＳＲＡＭ１３とした場合の実施例であ
る。

【００９０】第４の実施例と第２の実施例の構成・動作
の差異は、前述の第３の実施例と第１の実施例の構成・
動作の差異と同様であるため、以下の説明を省略する。

【００９１】なお、図８には、本第４の実施例において
ＩＣカードを装填した後の処理手順についてのフロチャ
ートが示される。図８のフロチャートと図６のフロチャ
ートで異なる点は、ステップＳ１０とステップＳ１１で
ある。即ち、本第４の実施例では、電源ＶＣＣの電圧が
上限電圧４Ｖより大きくステップＳ８でアナログスイッ
チ１００が非導通状態となった後には、定電圧回路１４
０により電源ＶＣＣの電圧が３．３Ｖに定電圧化され
る。従って、この場合には前述の第３の実施例と異な
り、ステップＳ１１に示すようにＩＣカードに対するア
クセスが可能となる。これにより、ホストシステムとＩ
Ｃカードとの間でデータのやりとりが行われることにな
る。

【００９２】（５）第５の実施例以下に説明する第５、第６の実施例は、接続電源回路、
主回路のチップ構成についての例を示す実施例である。
以下の説明では、図５に示す第３の実施例のチップ構成
を例にとり説明を行うが、第１、第２、第４の実施例に
ついても当然に同様のチップ構成とすることができる。

【００９３】さて、低消費電力化、部品点数削減による
コストダウンのためには、接続電源回路、主回路等のＩ
Ｃカードを構成する回路は、なるべく少ない数のチップ
構成とすることが望ましい。特にＩＣカードは携帯容易
とするためにそのサイズも小型化されているため、少な
い数のチップ構成とすることは非常に重要なことにな
る。

【００９４】図９（Ａ）に示す第５の実施例では、ＩＣ
カードをＣＭＯＳのＩＣチップ９０、９１の２チップ構
成としている。そして、この場合には、アナログスイッ
チ１００、外部接続回路１１５、内部接続回路１２５、
高電圧検出回路１３０、低電圧検出回路１３５を含む接
続電源回路７は、ＩＣチップ９０上に形成される。ま
た、主回路であるＳＲＡＭ１３は、ＩＣチップ９１上に
形成されることになる。

【００９５】さて、以上のようにしてＩＣカードを２チ
ップ構成とした場合には、接続電源回路と主回路との信
号の接続が問題となる。即ち、接続電源回路の電源はホ
ストシステムの電源と共通化されており、５Ｖ規格のホ
ストシステム装填時に、この電源が主回路の電源と異な
る電圧となる。この場合に主回路において入力保護ダイ
オード、寄生ダイオードを介した電源供給が起こり、最
大定格電圧以下の電源供給という目的が達成できないか
らである。このことを図１０により詳しく説明する。

【００９６】通常、ＣＭＯＳ型ＩＣでは、図１０に示す
ように、ＩＣの入力回路１６０には静電気から回路を保
護するためのダイオード１６２、１６４が入力端子と電
源、入力端子と接地との間に設けられている。また、出
力回路１６６にも、図１０に示すような寄生のダイオー
ド１６８が存在する。仮に、従来の接続回路１０にスイ
ッチ１７６を設けて、内部電源線２０と外部電源線２１
との間を接続・遮断可能になるようにしたとする。する
と、外部電源線２０と内部電源線２１との間に設けたス
イッチ１７６が非導通状態であっても、接続回路１０の
出力端子が" Ｈ" を出力した場合に以下のような事態が
生ずる。即ち、主回路であるＳＲＡＭ１３の入力端子と
電源の間に設けられた入力保護ダイオード１６２を通し
て電流１７０が流れる。すると、主回路であるＳＲＡＭ
１３の電源ＶＣＣ１が、ホストシステム及び接続回路１
０の電源ＶＣＣの電圧に引き上げられてしまうという事
態が生ずる。また、例えば８ビット入出力のＳＲＡＭ、
ＤＲＡＭのように、データの入出力が同じ端子で行なわ
れる主回路では、接続回路１０の出力回路１７４の出力
と、主回路であるＳＲＡＭ１３の入出力回路（出力回路
１６６のみ図示）の出力が図１０に示すように直接接続
される。従って、ＳＲＡＭ１３の出力回路１６６のＰチ
ャンネルＭＯＳＦＥＴのドレイン領域とサブストレート
との間で構成される寄生ダイオード１６８を通して電流
１７２が流れることになる。これにより、ＳＲＡＭ１３
の電源ＶＣＣ１が、ホストシステム及び接続回路１０の
電源ＶＣＣの電圧に引き上げられてしまうという事態が
生ずる。即ち、５Ｖ規格のカードスロットに装填したと
き、主回路であるＳＲＡＭ１３に最大定格電圧４．６Ｖ
を越える５Ｖの電源が印加されてしまうことになる。

【００９７】これに対して、本発明における接続電源回
路５、６、７、８、９、１１には、このような事態が生
じないように内部接続回路１２０、１２５が設けられて
いる。これについて図１１を使って説明する。図１１に
は外部接続回路１１５に含まれる出力回路１８８、及
び、入力回路１９０と出力回路１９２とで構成される入
出力回路が模式的に示される。また、同様に、内部接続
回路１２５に含まれる入力回路１８０、及び、出力回路
１８２と入力回路１８６と構成される入出力回路が模式
的に示される。なお、外部接続回路１１５とコネクタと
の間には信号４０、５０が接続され、内部接続回路１２
５と主回路であるＳＲＡＭ１３との間には信号４２、５
２が接続されている。

【００９８】外部接続回路１１５及び内部接続回路１２
５は接続電源回路７に含まれており、これらの外部接続
回路１１５及び内部接続回路１２５は図９（Ａ）に示す
ように１チップ構成のＣＭＯＳ型ＩＣとなっている。こ
のように外部接続回路１１５と内部接続回路１２５とが
１チップ構成となってるため、外部接続回路１１５と内
部接続回路１２５との間の中間信号４１、５１、５３に
は、チップ外部から静電気が入る恐れがない。従って、
これらの中間信号４１、５１、５３が接続される入力回
路１８０、１８６、１９０には入力保護ダイオードを設
ける必要がなくなる。従って、例えば中間信号４１は"
Ｈ" となった場合でも、図１０の入力回路１６０と異な
り図１１の入力回路１８０には入力保護ダイオードが設
けられていないため、内部電源線２１の電圧が引き上げ
られるということがなくなる。

【００９９】また、図１１の入出力回路（１８２、１８
６）は、図１０の入出力回路（１６０、１６６）と異な
り、中間信号が入力用の信号５３と出力用の信号５１と
に分けられている。従って、外部接続回路１２５の出力
が、内部接続回路１１５の出力節点に接続されないこと
になる。この結果、中間信号５３が" Ｈ" となっても、
出力回路１８２のＰチャンネルＭＯＳＦＥＴのドレイン
領域とサブストレートとの間に形成される寄生ダイオー
ド１８４には電流は流れないことになる。従って、内部
電源線２１の電圧が引き上げられるといことがなくな
る。このように本第５の実施例では、内部接続回路１１
５を設けることで、信号線を介して内部電源線２１の電
源電圧が引き上げられるのを有効に防止することができ
る。

【０１００】なお、図９（Ａ）から明らかなように、接
続電源回路７を１チップ構成とした場合には、ＩＣチッ
プ９０は２電源のＩＣチップとする必要がある。このよ
うに２電源のＩＣチップとする場合には、各々の電源が
接続されるウエルを電気的に分離する必要がある。例え
ば、ＩＣチップ９０では、基板としてＰ形シリコンが用
いられ、異なる電源が接続される単数又は複数のＮ形ウ
エルが設けられる。即ち、内部接続回路１２５用に設け
られたＮ形ウエルには主回路であるＳＲＡＭ１３と共通
の内部電源線２１が接続される。一方、内部接続回路１
２５以外の回路用に設けられたＮ形ウエルには外部電源
線２０が接続される。これにより、外部電源線２０と内
部電源線２１との間の電源分離が可能となる。ここで、
Ｎ形ウエルとは、Ｐ形シリコン基板の表面に比較的深く
リンなどの不純物を拡散して形作られ、ＣＭＯＳを構成
するＰチャンネルＭＯＳＦＥＴのサブストレートとなる
領域である。例えば、図９（Ａ）の場合には、接続電源
回路７に含まれる回路のうち、アナログスイッチ１０
０、外部接続回路１１５、高電圧検出回路１３０、低電
圧検出回路１３５用に設けられたＮ形ウエルには、外部
電源線２０が接続される。一方、内部接続回路１２５用
に設けられたＮ形ウエルには、主回路であるＳＲＡＭ１
３と共通の電源線である内部電源線２１が接続されるこ
とになる。

【０１０１】なお、図１、図２、図５、図７に示す実施
例では、ＧＮＤ電源が全ての回路に共通の基準電源とな
り、正の電源ＶＣＣを外部電源線２０、内部電源線２１
に分けてそれぞれの回路に供給していた。従って、この
場合には、基板の電源はＧＮＤとなり、ウエルが正の電
源ＶＣＣに接続される。この結果、基板がＰ型、ウエル
がＮ型となる。しかし、本発明はこれに限るものではな
く、図１２のような回路構成とすることもできる。即
ち、図１２の場合には、ＧＮＤ電源が基準電源となると
ともに、負の電源ＶＳＳを外部電源線２５と内部電源線
２６とに分けることになる。従って、この場合にはＧＮ
Ｄ電源が接続されている基板がＮ型、負の電源が接続さ
れているウエルがＰ型となる。そして、外部電源線２５
が接続されるＰ型のウエルと、内部電源線２６が接続さ
れるＰ型のウエルとが電気的に分離されることになる。
また、この場合には、高電圧検出回路１３０では、ホス
トシステムの電源ＶＳＳの電圧の絶対値が所定電圧（例
えば上限電圧−４Ｖ）の絶対値以下の場合にアナログス
イッチ１００が導通状態にされる制御が行われる。ま
た、ホストシステムの電源ＶＳＳの電圧の絶対値が所定
電圧（−４Ｖ）の絶対値よりも大きい場合にアナログス
イッチ１００が非導通状態にされる制御が行われる。こ
の点は、低電圧検出回路１３５においても同様である。

【０１０２】なお、異なる電源のＩＣチップ接続時に、
保護ダイーオード、寄生ダイオードを介して電源が変動
されるのを防止する手法としては、上述のように内部接
続回路を設けるとともに、ウエルを分離する手法に限ら
ず、種々の手法が考えられる。例えば、図１３では、Ｉ
Ｃチップ２００とＩＣチップ２０２とでは、供給される
電源がＶＣＣ、ＶＣＣ１というように異なっている。こ
の場合にはＩＣチップ２００上に、ゲート電極が入力回
路２０４の出力に接続され、ソース領域が基準電源ＧＮ
Ｄに接続され、ＩＣチップ２０２への出力信号２１２が
ドレイン領域に接続されたＮチャンネルＭＯＳＦＥＴ２
０６を設ける。このように接続すると、ＮチャネルＭＯ
ＳＦＥＴ２０６がオン状態の時は出力信号２１２はＧＮ
Ｄレベルとなる。一方、ＮチャネルＭＯＳＦＥＴ２０６
がオフ状態の時は、出力信号２１２は抵抗２０８により
プルアップされ、電源ＶＣＣ１の電圧に設定されること
になる。このように図１３に示す手法を用いれば、供給
電源が異なるＩＣチップ２００、２０２を接続した場合
も、信号線を介した電源の回り込みを有効に防止でき
る。なお、この場合、ＮチャネルＭＯＳＦＥＴ２０６に
代えてバイポーラトランジスタを用いることも可能であ
る。

【０１０３】（６）第６の実施例図９（Ｂ）に示す第６の実施例は、ＩＣカードをＣＭＯ
ＳのＩＣチップ９２の１チップ構成とした実施例であ
る。低消費電力化、部品点数削減によるコストダウンの
ためには、このように主回路であるＳＲＡＭ１３と接続
電源回路１１とを１チップにする構成とするのが最も望
ましい。特に前述の医療用途等に使われるＩＣカードの
ようにＩＣチップを１チップのみ搭載するＩＣカードに
は特に有効である。１チップ構成を実現する方法として
は、接続電源回路７のチャンネル長とゲート酸化膜厚
を、主回路であるＳＲＡＭ１３のそれらより各々長く、
厚くして部分的に最大定格電圧を５Ｖ以上に上げる方法
がある。また、特許出願平成４−２９８７５７には、製
造プロセスを変更することなく、動作電圧３．３ＶのＩ
Ｃ上に、５ＶのＩＣとの接続回路を実現する方法が開示
されている。この方法を用いて接続電源回路を作れば、
製造プロセスの変更によるコストアップをせずに１チッ
プ化を実現できる。いずれの方法にしろ１チップ化した
場合には、図９（Ｂ）に示すように、内部接続回路は省
略できる。また、前述の第５の実施例で述べたのと同様
に、外部接続回路１１５と主回路であるＳＲＡＭ１３と
の間の信号線を双方向とせず、入力用と出力用とに分け
る必要がある。

【０１０４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。

【０１０５】例えば、本発明は、第１〜第６の実施例に
示したＲＯＭ、ＳＲＡＭを主回路としたＩＣカードに限
らず、全ての種類のＩＣカードに適用できる。例えば、
本発明は主回路としてＤＲＡＭ（動的記憶）を用いたメ
モリーカードにも適用できる。この場合には、図１、図
２のＸＣＥ（ＣｈｉｐＥｎａｂｌｅ）信号をＸＲＡＳ
（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏｂｅ）信号、ＸＣ
ＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ）信
号に置き換え、ＸＷＥ（ＷｒｉｔｅＥｎａｂｌｅ）信
号を追加し、データを双方向にするなど若干の変更を行
えば良い。また、本発明は、主回路としてＥＰＲＯＭカ
ード、ＯＴＰＲＯＭカード、ＥＥＰＲＯＭカード、フラ
ッシュ型ＥＥＰＲＯＭカード、これらのメモリーの混在
型カード等を用いたＩＣカードにも当然に適用できる。
また、本発明は、主回路としてマイクロプロセッサ、メ
モリを用いたＩＣカード、即ちＩＳＯ準拠のＩＣカード
にも適用できる。更に、主回路にモデム、ＬＡＮ、イン
サーネット等の機能を有する回路を用いたＩＣカードに
も適用できる。

【０１０６】また、本発明は、主回路に正負の２電源を
必要とするアナログ回路を含んだＩＣカードにも適用で
きる。例えば、高電圧検出回路、アナログスイッチ、定
電圧回路等の電源系の回路はデジタル回路と同様に構成
する。そして、アナロググラウンド電源、アナログ信号
を変換する外部接続回路、内部接続回路の回路素子、あ
るいは回路ブロックを、検出されたホストシステムの電
源電圧に応じて選択する回路構成とする。このように構
成することで、主回路に正負の２電源のアナログ回路を
含んだＩＣカードにも本発明を適用できることになる。

【０１０７】また、本発明は、第５、第６の実施例に示
すような１チップ構成、２チップ構成とするものに限ら
ず、高電圧検出回路、低電圧検出回路、アナログスイッ
チ、定電圧回路等の全部または一部に既存の製品を使用
する等の複数チップ構成とすることもできる。この場合
には前記実施例の説明から明かなように、内部接続回路
の入力端子と電源の間に入力保護ダイオードを設けない
ことや、外部接続回路と内部接続回路の間の信号線を双
方向とせず、入力用と出力用とに分けること等が必要で
ある。

【０１０８】

【発明の効果】請求項１の発明に係るＩＣカードによれ
ば、あらかじめ設定された所定電圧以下の電源電圧を供
給するホストシステムにＩＣカードが装填された場合に
は、ホストシステムの電源がそのまま主回路に供給され
る。一方、あらかじめ設定された所定電圧より大きい電
源電圧を供給するホストシステムにＩＣカードが装填さ
れた場合には、主回路に対するホストシステムの電源の
供給が遮断されることになる。従って、異なった規格の
ホストシステムに接続した場合に主回路が劣化したり、
破壊されたりすることを有効に防止できる。また、最先
端の例えば３．３Ｖ規格のＩＣを登載することが可能と
なり、ＩＣ電子装置の外部装置として好適な、大規模、
高速、低消費電力で、信頼性の高いＩＣカードを実現で
きる。

【０１０９】また、請求項２の発明によれば、あらかじ
め設定された所定電圧以下の電源電圧を供給するホスト
システムにＩＣカードが装填された場合には、ホストシ
ステムの電源がそのまま主回路に供給されることにな
る。一方、あらかじめ設定された所定電圧より大きい電
源電圧を供給するホストシステムにＩＣカードが装填さ
れた場合には、定電圧回路により定電圧化された電圧が
主回路に供給されることになる。これにより前記所定電
圧以上の電源電圧を供給するホストシステムに装填され
ても正常に動作することが可能となる。また、最先端の
例えば３．３Ｖ規格のＩＣを登載することが可能とな
り、ＩＣ電子装置の外部装置として好適な、大規模、高
速、低消費電力で、信頼性の高いＩＣカードを実現でき
る。更に、例えば３．３Ｖ規格のホストシステムから得
たデータを５Ｖ規格のホストシステムで利用したり、逆
に５Ｖ規格のホストシステムから得たデータを３．３Ｖ
規格のホストシステム利用したりすることもできる。こ
れによりＩＣカードの持つ利便性、汎用性等の特性を更
に高めることができる。

【０１１０】また、請求項３の発明によれば、スイッチ
手段がＣＭＯＳ型のトランスファーゲートで構成される
ため、主回路で消費される負荷電流が増えてもそれ程電
圧降下が生じない。この結果、電源電圧を容易に推奨動
作電圧の範囲に収めることができるとともにラッチアッ
プ等が生ずるのを効果的に防止できる。これにより、信
頼性等を大幅に向上できる。

【０１１１】また、請求項４の発明によれば、前記所定
電圧が上限電圧に設定されるため、主回路に最大定格電
圧以上の電圧が印加されないことが保証される。また、
ホストシステムの電源電圧がこの上限電圧以下の場合に
は、そのままホストシステムの電源電圧が主回路に印加
され、これにより主回路が適正な動作を行うことにな
る。この場合、ＩＣカードが装填されるホストシステム
の電源は、通常、例えば５Ｖ又は３．３Ｖのどちらかに
なるため、このように上限電圧のみで確実性の高い電源
切り換えの判断が可能となる。

【０１１２】また、請求項５の発明によれば、低電圧検
出手段を新たに設けることにより、ホストシステムから
供給される電源の電圧が、この下限電圧以下であった場
合には、少なくとも主回路が動作しないような設定が可
能となる。これにより、例えばホストシステムへのＩＣ
カード装填時等に、ＩＣカードの正常な動作を保証する
ことが可能となる。

【０１１３】また、請求項６の発明によれば、接続電源
回路が１チップ構成となる。これにより、低消費電力
化、部品点数削減によるコストダウン等が可能となる。
しかも、この場合、内部接続回路以外の回路・手段用に
設けられた第１のウエルと、内部接続回路用に設けられ
第２のウエルとが電気的に分離されるため、第１の電源
電圧が、保護用ダイオード、寄生ダイオードを介して主
回路に伝わるのを簡易に防止できる。従って、ＩＣカー
ドの信頼性を更に高めることが可能となる。

【０１１４】また、請求項７の発明によれば、接続電源
回路が１チップ構成となる。これにより、低消費電力
化、部品点数削減によるコストダウン等が可能となる。
そして、ドレイン領域が主回路の信号端子に接続される
とともに、抵抗性の素子を介して第２の電源に接続され
たドライバー用トランジスタが設けられるため、第１の
電源電圧が、保護用ダイオード、寄生ダイオードを介し
て主回路に伝わるのを簡易に防止できることになる。こ
れによりＩＣカードの信頼性を更に高めることが可能と
なる。

【０１１５】また、請求項８の発明によれば、接続電源
回路と主回路とが１チップ構成となる。これにより、接
続電源回路のみを１チップ構成とした場合よりも、更な
る低消費電力化、部品点数削減によるコストダウン等が
可能となる。そして、接続電源回路用に設けられた第１
のウエルと主回路用に設けられた第２のウエルとが電気
的に分離されるため、第１の電源電圧が、保護用ダイオ
ード、寄生ダイオードを介して主回路に伝わるのを簡易
に防止できることになる。これによりＩＣカードの信頼
性を更に高めることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】本発明に使用される定電圧回路の回路図の一例
である。

【図４】本発明に使用される定電圧回路の入出力特性図
である。

【図５】本発明の第３の実施例を示すブロック図であ
る。

【図６】第３の実施例において低電圧を検出する場合の
処理手順を示すフロチャートである。

【図７】本発明の第４の実施例を示すブロック図であ
る。

【図８】第４の実施例において低電圧を検出する場合の
処理手順を示すフロチャートである。

【図９】図９（Ａ）は本第５の実施例を説明するための
概略説明図であり、図９（Ｂ）は、本第６の実施例を説
明するための概略説明図である。

【図１０】入力保護ダイオード、寄生ダイオードを通し
た電源供給を説明するための概略説明図である。

【図１１】外部接続回路、内部接続回路に含まれる入力
回路、入出力回路の概略説明図である。

【図１２】電源電圧を負の電圧とし、Ｎ基板上にＰウエ
ルを設ける構成のＩＣチップとした場合のブロック図で
ある。

【図１３】異なる電源のＩＣチップを接続した場合に信
号を介した電源の回り込みがないようにする手法につい
て説明するための概略説明図である。

【図１４】従来例で主回路がＲＯＭの場合のブロック図
である。

【図１５】従来例で主回路がＲＯＭの場合のブロック図
である。

【符号の説明】

２、３、４コネクタ５、６、７、８、９、１１接続電源回路１０接続回路１２ＲＯＭ（主回路）１３ＳＲＡＭ（主回路）２０外部電源線２１内部電源線３０、３１制御信号３２、３３、３４、３５、３６、４１、４２、５１、５
２出力信号４０アドレス信号５０データ信号７０、７１ダイオード８０内蔵電池９０、９１、９２ＩＣチップ１００アナログスイッチ１０１、１０２、１０３第１、第２、第３の端子１１０、１１２、１１５、１１６外部接続回路１２０、１２５内部接続回路１３０、１３４高電圧検出回路１３２、１３３制御信号１３５低電圧検出回路１４０定電圧回路

Claims

【特許請求の範囲】

【請求項１】主回路と、コネクタと、このコネクタと
前記主回路との間に設けられた接続電源回路とを含んで
構成されるＩＣカードであって、前記接続電源回路は、外部接続回路と内部接続回路とス
イッチ手段と電圧検出手段とを含み、前記外部接続回路では、前記ホストシステムと前記内部
接続回路との間での信号の接続が行われるとともに、電
源が前記ホストシステムの電源である第１の電源と共通
化され、前記内部接続回路では、前記外部接続回路と前記主回路
との間での信号の接続が行われるとともに、電源が前記
主回路の電源である第２の電源と共通化され、前記スイッチ手段では、前記電圧検出手段での検出結果
に基づいて前記第１の電源と前記第２の電源との間を直
接あるいは整流素子を介して導通状態・非導通状態にす
るスイッチ動作が行われ、前記電圧検出手段では、前記第１の電源の電圧が検出さ
れ、この第１の電源の電圧の絶対値があらかじめ設定さ
れた所定電圧の絶対値以下である場合には前記スイッチ
手段により前記第１の電源と第２の電源との間が導通状
態にされ、第１の電源の電圧の絶対値が前記所定電圧の
絶対値よりも大きい場合には前記スイッチ手段により前
記第１の電源と第２の電源との間が非導通状態にされる
ことを特徴とするＩＣカード。
【請求項２】請求項１において、前記接続電源回路は定電圧回路を更に含み、前記定電圧回路では前記第１の電源の電圧が定電圧化さ
れ、前記スイッチ手段により前記第１の電源と第２の電
源が非導通状態にされた場合にこの定電圧化された電圧
により前記第２の電源の供給が行われることを特徴とす
るＩＣカード。
【請求項３】請求項１または２のいずれかにおいて、前記スイッチ手段が第１、第２、第３の端子を有するＣ
ＭＯＳ型のトランスファーゲートで構成され、前記第１の端子は前記第１の電源に接続され、前記第２
の端子は直接あるいは整流素子を介して前記第２の電源
に接続され、前記電圧検出手段の検出結果に基づいてゲ
ート電極である前記第３の端子を制御することにより前
記第１の端子と第２の端子との間を導通状態・非導通状
態にするスイッチ動作が行われること特徴とするＩＣカ
ード。
【請求項４】請求項１乃至３のいずれかにおいて、前記所定電圧が、前記主回路の最大定格電圧と前記主回
路の動作電圧との間の電圧である上限電圧に設定される
ことを特徴とするＩＣカード。
【請求項５】請求項４において、前記電圧検出手段は高電圧検出手段と低電圧検出手段と
を含み、前記主回路の下限動作が保証される電圧が下限電圧とし
て設定され、前記低電圧検出手段では前記第１の電源の電圧が検出さ
れ、この第１の電源の電圧の絶対値が前記下限電圧の絶
対値以下である場合には少なくとも前記主回路が動作し
ないよう設定され、前記高電圧検出手段では前記第１の電源の電圧が検出さ
れ、この第１の電源の電圧の絶対値が前記上限電圧の絶
対値以下である場合には前記スイッチ手段により前記第
１の電源と第２の電源との間が導通状態にされ、第１の
電源の電圧の絶対値が前記上限電圧の絶対値よりも大き
い場合には前記スイッチ手段により前記第１の電源と第
２の電源との間が非導通状態にされることを特徴とする
ＩＣカード。
【請求項６】請求項１乃至５のいずれかにおいて、前記接続電源回路が単一のＣＭＯＳチップ上に形成さ
れ、前記ＣＭＯＳチップは、前記内部接続回路以外の回路・
手段用に設けられた単数又は複数の第１のウエルと、前
記内部接続回路用に設けられ単数又は複数の第２のウエ
ルとを含み、前記第１のウエルには前記第１の電源が接続され、前記
第２のウエルには前記第２の電源が接続され、前記第１
のウエルと前記第２のウエルとが電気的に分離されてい
ることを特徴とするＩＣカード。
【請求項７】請求項１乃至５のいずれかにおいて、前記接続電源回路が単一のＣＭＯＳチップ上に形成さ
れ、前記内部接続回路を設ける代わりに、ゲート電極が前記
外部接続回路の信号端子に接続され、ソース領域が前記
ＣＭＯＳチップの基板の電源である基準電源に接続さ
れ、ドレイン領域が前記主回路の信号端子に接続される
とともに抵抗性の素子を介して前記第２の電源に接続さ
れたドライバー用トランジスタが設けられたことを特徴
とするＩＣカード。
【請求項８】請求項１乃至５のいずれかにおいて、前記接続電源回路は前記内部接続回路を含まず、前記外部接続回路では、前記ホストシステムと前記主回
路との間での信号の接続が行われ、前記接続電源回路と前記主回路とが単一のＣＭＯＳチッ
プ上に形成され、前記ＣＭＯＳチップは、前記接続電源回路用に設けられ
た単数又は複数の第１のウエルと、前記主回路用に設け
られた単数又は複数の第２のウエルとを含み、前記第１のウエルには前記第１の電源が接続され、前記
第２のウエルに前記第２の電源が接続され、前記第１の
ウエルと前記第２のウエルとが電気的に分離されている
ことを特徴とするＩＣカード。