JPH06332436A - ビットマップデータ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 ビットのずれがあるメモリ間のデータ転送、
特に文字描画処理を高速、かつ低価格で処理できるコス
トパフォーマンスに富んだシステムを提供する。 【構成】 表示用メモリコントローラ１４は、制御デー
タを記憶するための制御レジスタ部１と、データのビッ
トシフトを実行するためのビットシフト部２と、メモリ
９に供給するマスクデータを作成するためのマスクデー
タ発生部３と、メモリアドレスを切り換えるためのアド
レス変換部４と、ＣＰＵ１１から制御レジスタ１または
メモリ９がアクセスされたかどうかを判断を行うための
アドレスデコーダ部５と、表示データをメモリ９から表
示装置１６に出力するための要求信号と処理調停を行う
アービトレーション部６と、メモリ９に対して与えるた
めのアドレスを発生させるメモリアドレス発生部７と、
表示装置１６のライン走査に合わせてメモリ９から表示
データを出力する要求信号を発生するための表示タイミ
ング発生部８と、表示データを記憶するためのメモリ９
と、前記メモリ９に制御信号を供給するためのメモリ制
御信号発生部１０とで構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ間のデータコピ
ー処理において、特にドットイメージに展開された文字
データを表示用メモリに転送し、文字描画を行うビット
マップデータ転送装置に関するものである。

【０００２】

【従来の技術】従来より用いられているコンピュータ上
でのフォントの格納方法としては、ビットマップ方式と
アウトライン方式の二つの方式に大別される。

【０００３】ビットマップ方式は、文字図形をドットの
集まりとして表現する簡便な方式であり、アウトライン
方式は、文字輪郭の座標を読み込み、それらを線分や曲
線で補間することにより、文字図形を表現する方法であ
る。

【０００４】現在、一般にはビットマップ方式が多く用
いられている。

【０００５】図１に、従来の文字描画装置の構成図を示
す。

【０００６】文字描画装置は、描画処理を行うためのＣ
ＰＵ１１と、前記ＣＰＵ１１が動作するためのプログラ
ムおよびデータを格納するためのメインメモリ１２と、
前記ＣＰＵ１１からの指示を受けメインメモリ１２への
アクセスを制御するメインメモリコントローラ１３と、
前記ＣＰＵ１１からの指示を受け表示用メモリ１５への
アクセスを制御するための表示メモリコントローラ１４
と、データを画面上に表示を行うための表示装置１６
と、前記表示装置１６に出力すべきデータを格納するた
めの表示用メモリ１５と、印刷装置２０に出力すべきデ
ータを格納（展開）するための印刷展開用メモリ１７
と、前記ＣＰＵ１１から印刷展開用メモリ１８に対する
アクセスを制御するための印刷展開用メモリコントロー
ラ１８と、ドットイメージとして格納された文字データ
を格納しておく領域であるＣＧＲＯＭ１９と、出力デー
タの印刷を行うための印刷装置２０と、アウトラインフ
ォントを生成し文字データを供給するアウトラインフォ
ントプロセッサ２１と、アウトラインフォントを生成す
るためのデータを格納しておくためのアウトラインフォ
ント部２２とで構成される。

【０００７】以下、各部について詳述していく。

【０００８】メインメモリ１２は、ＣＰＵ１１が動作す
るためのプログラムおよびデータを格納するためのメモ
リである。

【０００９】メインメモリコントローラ１３は、ＣＰＵ
１１の指示により、メインメモリ１２へのアクセスを制
御するためのものである。表示メモリコントローラ１４
は、ＣＰＵ１１から表示用メモリ１５へのアクセスを制
御するためのものである。

【００１０】表示用メモリ１５は、表示装置１６に出力
するデータを格納するためのメモリである。

【００１１】表示装置１６は、画面上に出力データの表
示を行うもので、ディスプレイ等が用いられる。印刷展
開用メモリ１７は、印刷装置２０に出力するための印刷
用データを格納するためのものである。

【００１２】印刷展開用メモリコントローラ１８は、Ｃ
ＰＵ１１からの指示をうけ印刷展開用メモリ１８に対す
るアクセスを制御するものである。

【００１３】ＣＧＲＯＭ１９は、ドットイメージとして
文字データを格納しておくための領域である。

【００１４】印刷装置２０は、出力データの印刷を行う
もので、プリンタ等が用いられる。

【００１５】アウトラインフォントプロセッサ２１は、
ＣＰＵ１１からアウトラインフォント生成要求を受ける
と、アウトラインフォントデータを利用してアウトライ
ンフォントを生成し、ＣＰＵ１１にドットイメージに展
開された文字データを与える。

【００１６】アウトラインフォント部２２は、アウトラ
インフォントを生成するためのデータを格納しておくた
めの領域である。

【００１７】以下、従来例により文字描画を行う方法に
ついて詳述していく。

【００１８】まず、予めドットイメージに展開されたド
ットフォントを用いて描画する方法について説明を行う
（アウトラインフォントを用いる時には、ＣＰＵ１１か
らアウトラインプロセッサ２１に対しアウトラインフォ
ントを発生させる指示を出せば、後はドットフォントと
同じ処理となる）。

【００１９】まず最初に、描画を行う文字が格納されて
いるフォントアドレスを得ることが必要となる。ここ
で、フォントアドレスは、表１に示す様な対照テーブル
を検索する事によって求められる。

【００２０】

【表１】

【００２１】表１は、文字の大きさと文字コードとか
ら、格納アドレスが求められる対照テーブルを表す。例
えば、文字の大きさが１２ドット×１２ドットで文字コ
ードが“い”の文字に対しては、格納アドレス００１８
が得られる。また、文字の大きさが１６ドット×１６ド
ットで文字コードが“え”の文字に対しては、格納アド
レスとして１０６０が得られる。

【００２２】上記で得られたフォントアドレスを用い
て、ＣＧＲＯＭ１９からドットフォントデータを取り出
し、描画すべき領域（表示用メモリまたは印刷展開用メ
モリ）に書き込むことにより描画が行われる。

【００２３】なお、表１には平仮名のみを示したが、漢
字、記号等のデータの場合にも同様に行われることは言
うまでもない。

【００２４】ＣＧＲＯＭ１９とメモリ（表示メモリ１５
または印刷展開用メモリ１８）間で行われるデータの処
理方法について以下に説明する。

【００２５】通常、文字データは図３に示すように格納
されている。図３は大きさが１６ドット×１６ドットで
文字コードが“あ”の文字について示したものである。
図３（ｂ）は、文字“あ”がどのようにＣＧＲＯＭ１９
に格納されているか、つまり、アドレスの並び方を表し
ている。前記のデータがＣＧＲＯＭ１９から描画を行う
メモリのアドレスに書き込まれて、文字描画が行われ
る。

【００２６】ここで、メモリ間でのコピーを高速にする
ために、描画すべきメモリのアドレスをＣＧＲＯＭ１９
のアドレスの並び方と同様にして高速化する方法が行わ
れている（特許公報 特公昭６３−３０６３２）。

【００２７】しかし、表示装置１６がキャラクタ端末で
はなく、グラフィック（ビットマップ）端末の場合に
は、図２に示すようにＣＧＲＯＭ１９のデータと描画す
べきメモリとの間でビットのずれが起こってしまうこと
がある（バイト境界に文字が書かれるとは限らないた
め）。

【００２８】この場合、従来より、ビット単位に転送処
理を行うＢＩＴＢＬＴ（ＢＩＴ Ｂｏｕｎｄａｒｙ Ｂ
ｌｏｃｋ Ｔｒａｎｓｆｅｒ）機能を、ハード的にサポ
ートするか、またはソフトウェアによりすべて処理する
かのいずれかの方法により達成し、ビットのズレに対処
している。

【００２９】このＢＩＴＢＬＴ機能をハードウェアでサ
ポートした場合、処理速度は速くなるものの、膨大なハ
ードウェアが必要となり高価となるため、低価格のシス
テムには利用困難である。

【００３０】一方、このＢＩＴＢＬＴ機能をソフトウェ
アで処理した場合には、処理速度が非常に遅くなってし
まう。これを改善するためにメモリ周辺にビットシフト
機能をもった制御回路を追加し、ソフトウェアによる処
理負荷を低減させる方法等が提案されている（特許公報
特公昭６３−５２３９２）。

【００３１】

【発明が解決しようとする課題】上記方法において、メ
モリ周辺に単に１ビットずつシフトを行い、メモリのア
クセス制御を行う回路を付加すると、シフトビット数に
比例して、多くの処理時間が必要となってしまうため、
処理速度の面から好ましくない。

【００３２】一方、このビットシフト処理回路を１度に
必要数分のビットシフトが可能な回路構成にすると、処
理速度は速くなるが回路規模が非常に大きなものとな
り、高価なものになってしまう。

【００３３】本発明は上記の点に鑑みなされたもので、
回路規模と、処理速度の両面から最適となるビットマッ
プデータ転送装置を提供するものである。

【００３４】

【課題を解決するための手段】上記した本発明の目的
は、本発明においては、ＣＰＵからメモリへのアクセス
を制御し、メモリ間でビットマップデータの転送を行う
ビットマップデータ転送装置であって、該転送装置は、
第１のメモリから読みだしたビットマップデータを予め
設定しておいたビットシフト数に基づきビットシフト
し、第２のメモリに供給する手段を備えることを特徴と
するビットマップデータ転送装置によって達成される。

【００３５】前記供給手段がビットシフト処理を複数段
組み合わせて実行するビットシフト手段を備えているこ
とが特に望ましい。

【００３６】また、前記転送手段がラスターオペレーシ
ョン処理方法と与えられたビットマスク条件とを考慮
し、メモリに書き込むデータを決定するためのマスクデ
ータ発生手段を備えることも、同様に望ましい。

【００３７】更に、転送装置が、メモリのアドレス系を
複数種類に対応可能とし、データ転送時にメモリアドレ
ス系を切換可能としたアドレス変換手段を具備してもよ
い。

【００３８】

【作用】上記の構成によれば、ＣＰＵからメモリへのア
クセスを制御するメモリコントローラ内のビット対応処
理機能を内蔵していることで、ドット単位で描画制御を
行うようなグラフィック端末を用いたシステムにおける
文字描画処理を高速に行うことが出来る。

【００３９】また、ビット対応処理部のみをメモリコン
トローラ内に組み込んだため、回路規模が小さく、コス
トパフォーマンスに優れたシステムを構成出来る。

【００４０】また、元のメモリの内容と、書き込むデー
タとのラスターオペレーション（ＡＮＤ，ＯＲ等）を行
う部分もメモリ制御回路内にあるため、ラスターオペレ
ーションを伴ったメモリ間のデータ転送処理も高速に行
う事が出来る。

【００４１】

【実施例】本実施例では、メモリ間のデータ転送（特に
文字データの転送）時において、ビット対応を行う処理
部分をメモリ制御回路内に組み込む事により、コストパ
フォーマンスに優れた描画処理システムを構築してい
る。

【００４２】本発明に係わる文字描画装置は、従来例と
同じ図１に示され、描画処理を行うＣＰＵ１１と、前記
ＣＰＵ１１が動作するためのプログラムおよびデータを
格納するためのメインメモリ１２と、前記ＣＰＵ１１か
らメインメモリ１２へのアクセスを制御するメインメモ
リコントローラ１３と、前記ＣＰＵ１１から表示用メモ
リ１５へのアクセスを制御するための表示メモリコント
ローラ１４と、データを画面上に表示を行う表示装置１
６と、前記表示装置１６に出力すべきデータを格納する
ための表示用メモリ１５と、データの印刷を行うための
印刷装置２０と、前記印刷装置２０に出力すべきデータ
を格納（展開）するための印刷展開用メモリ１７と、前
記ＣＰＵ１１から指示を受け印刷展開用メモリ１８に対
するアクセスを制御するための印刷展開用メモリコント
ローラ１８と、ドットイメージに格納された文字データ
を格納しておく領域であるＣＧＲＯＭ１９と、アウトラ
インフォントを生成し文字データを供給するアウトライ
ンフォントプロセッサ２１と、アウトラインフォントを
生成するためのデータを格納しておくための領域である
アウトラインフォント部２２とで構成される。

【００４３】従来例と異なる部分は、ビットマップデー
タ転送装置としての表示用メモリコントローラ１４（及
び印刷展開用メモリコントローラ１８）の部分であり、
この表示用メモリコントローラ１４の詳細なブロック構
成図を、図６に示す。本表示用メモリコントローラ１４
は、ビットシフト数、マスクビット情報等の制御データ
を記憶するための制御レジスタ部１と、データのビット
シフトを実行するビットシフト部２と、メモリ９に供給
するマスクデータを作成するマスクデータ発生部３と、
メモリアドレスを切り換えるアドレス変換部４と、ＣＰ
Ｕ１１から制御レジスタ１またはメモリ９がアクセスさ
れたかどうかを判断を行うアドレスデコーダ部５と、表
示データをメモリ９から表示装置１６に出力する要求信
号と処理調停を行うアービトレーション部６と、メモリ
９に対して与えるアドレスを発生させるメモリアドレス
発生部７と、表示装置１６のライン走査に合わせてメモ
リ９から表示データを出力する要求信号を発生する表示
タイミング発生部８と、表示データを記憶するためのメ
モリ９と、前記メモリ９に制御信号を供給するメモリ制
御信号発生部１０とで構成される。

【００４４】従来方式に対して追加された部分は、制御
レジスタ部１、ビットシフト部２、マスクデータ発生部
３、アドレス変換部４である。

【００４５】制御レジスタ部１は、ビットシフト数、マ
スクビット情報等を記憶するためのレジスタ群で構成さ
れる。

【００４６】ビットシフト回路２は、前記制御レジスタ
部から供給されるビットシフト数に基づき、ＣＰＵから
与えられたデータのビットシフト処理を行うものであ
る。

【００４７】マスクデータ発生部３は、前記制御レジス
タ部から供給されたマスクビット情報とラスターオペレ
ーションモードによりメモリ９に供給するマスクデータ
を作成する部分である。

【００４８】アドレス変換部４は、前記制御レジスタ部
１から供給されるアドレス情報により、文字描画を行う
時とそれ以外の時とで別のメモリアドレス系に切り換え
るように、ＣＰＵ１１からのアドレスを変換しメモリ９
に対するアドレスとして与えるものである。メモリアド
レス発生部７は、前記アドレス変換部４から供給される
変換アドレス情報により、メモリ９に対して与えるアド
レスを発生させる。

【００４９】表示タイミング発生部８は、アービトレー
ション部６から供給される表示要求信号を受けて、表示
装置１６のライン走査に合わせてメモリから表示データ
を出力する要求信号を発生し、メモリアドレス発生部７
に供給する。

【００５０】メモリ制御信号発生部１０は、メモリ９に
供給するための制御信号を発生させる。アドレスデコー
ダ部５は、前記ＣＰＵ１１から前記制御レジスタ１また
は前記メモリ９がアクセスされたかどうかの判断を行
い、制御レジスタ部１がアクセスされた時にはレジスタ
セレクト信号を発生させて制御レジスタ部１へ供給し、
メモリがアクセスされた時には、メモリリクエスト信号
を発生させ、アービトレーション部６へ供給する。

【００５１】ここで、ＣＰＵ１１から与えられたデータ
が、レジスタセレクト信号のタイミングによって、制御
レジスタ１に書き込まれる。

【００５２】図６におけるアドレスバス、データバスは
図１における共通バス部分に相当するものである。

【００５３】アービトレーション回路６は、アドレスデ
コーダ部からメモリリクエスト信号を供給されると、表
示データをメモリ９から表示装置１６に出力するための
要求信号（表示要求信号）を出力するとともに、処理調
停を行う。

【００５４】処理調停とは、表示要求を実行中のため、
ＣＰＵ１１からのメモリアクセス要求が待たされる場合
に、ＣＰＵ１１にウェイトをかける操作である。また、
アービトレーション部６は、アドレスデコーダ部５から
メモリアクセス要求信号を供給されると、このタイミン
グが各種回路部に与えられ、必要なタイミングで制御信
号を発生する。

【００５５】表示タイミング発生部８は、メモリ９から
表示データを表示装置１６のライン走査に合わせて表示
装置１６へ出力するための要求信号を、メモリアドレス
発生部７へ供給する。

【００５６】以下、ビットシフト部２について、詳細に
説明していく。

【００５７】ビットシフト部２の実施例の一例を、図７
に示す。

【００５８】図７において、ＢＦ４０〜ＢＦ４３の部分
でまず４ビット単位のビットシフトを行う。ＳＤ０〜Ｓ
Ｄ１５がＣＰＵ１１からのデータであり、それを４ビッ
ト単位でビットシフトしたものが、信号名ＴＤ０〜ＴＤ
２７に対応する。

【００５９】つまり、ビットシフトしないときにはＢＦ
４０を導通状態とし、４ビットのシフトを行うときには
ＢＦ４１を導通状態に、８ビットシフトを行うときには
ＢＦ４２を導通状態に、１２ビットのシフトを行う時に
はＢＦ４３を導通状態とする。

【００６０】Ｇ４０〜Ｇ４３は、それぞれＢＦ４０〜Ｂ
Ｆ４３の開閉状態を制御する制御信号である。つまり、
Ｇ４０がアクティブであるとＢＦ４０が導通状態とな
る。

【００６１】これらのＧ４０〜Ｇ４３の信号は予め設定
されているビットシフトデータから作成する事ができ
る。

【００６２】これらの信号発生部を、図８に示す。

【００６３】図８において、シフトビットレジスタ部２
３は、ＣＰＵ１１から与えられたシフトビットデータを
格納しておくためのものである。シフトビットデータの
書き込みタイミングでＣＰＵ１１からのデータを書き込
む（この書き込みタイミングは第６図におけるアドレス
デコーダ部５で作成される）。このシフトレジストのデ
ータの上位２ビットをデコードする事によってＧ４０〜
Ｇ４３信号を作成する事ができる。

【００６４】同様に下位２ビットをデコードする事によ
って１ビット単位のビットシフト信号Ｇ１０〜Ｇ１３を
作成する事ができる。このとき、ＣＰＵからは４ビット
データ（ＳＤ３〜ＳＤ０）を用いて０〜１５ビットまで
のビットシフト数を表しているものとする。

【００６５】次に４ビット単位にビットシフトされたデ
ータＴＤ０〜ＴＤ２７（このうち１部のデータはフロー
ティング状態となっている）をさらに１ビット単位に
（０〜３ビットの間で）シフトさせる。ＢＦ１０がビッ
トシフト数０のとき導通状態となり、１ビットシフトの
ときにＢＦ１１が導通状態となり、２ビットシフトの時
にＢＦ１２が導通状態となり、３ビットシフトの時にＢ
Ｆ１３が導通状態になる。Ｇ１０〜Ｇ１３はそれぞれＢ
Ｆ１０〜ＢＦ１３の開閉状態を制御するものである。

【００６６】このように２段階に分けてビットシフトが
行われ、シフトされた後のデータが信号名ＢＤ０〜ＢＤ
３０になる（ＳＤ０〜ＳＤ１５を０〜１５ビットの間で
シフトしたデータ）。

【００６７】この図において、例えば、ＣＰＵ１１から
与えられたデータを２ビットシフトさせる時には、ＢＦ
４０とＢＦ１２が導通状態となり、ＳＤ０〜ＳＤ１５の
データがＢＤ２〜ＢＤ１７に接続される事になる。もう
一つの例として、９ビットのシフトを行う時にはＢＦ４
２とＢＦ１１が導通状態となり、ＳＤ０〜ＳＤ１５がＢ
Ｄ９〜ＢＤ２４に接続される事になる。

【００６８】上記した様に、２段階に分けてビットシフ
トを行う。

【００６９】これは、以下に述べる２つの理由による。

【００７０】１．図４に示す様に１ビットずつのシフト
をシフトビット数と同数分だけ繰り返して行う方法を採
用すると、必要な回路の規模は小さくなるため安価にて
製造可能となる反面、処理速度が非常に低速になってし
まう。

【００７１】図４において、ＳＤ０〜ＳＤ１５がＣＰＵ
１１から与えられたデータを、ＢＤ０〜ＢＤ１５がシフ
トされたデータを表している。ＣＬＫ信号はシフトクロ
ック信号を表し、シフト回路１とシフト回路２に供給さ
れる。

【００７２】このＣＬＫ信号をシフトビット数と同じ回
数与える事により、所定のビットシフトが行われる。

【００７３】シフト回路２には、シフト回路１からシフ
トした結果オーバーフローしたビットデータが入力され
る（シフト回路１のＳＯＵＴ端子から出力されたデータ
がシフト回路２のＳＩＮ端子に入力される）。シフト回
路１はパラレルイン／パラレルアウト型のシフト回路、
シフト回路２はシリアルイン／シリアルアウト型のシフ
ト回路である。

【００７４】２．また逆に、図５に示す様に、全てのビ
ットシフトの組み合わせに対応する様に各々バッファを
用意した場合には、処理速度は速くなるが、必要となる
回路の規模が非常に大きなものとなるため、高価なもの
になってしまう。

【００７５】図５にその実施例を示すが、ビットシフト
数が０の時にはＢＦＳ０が導通状態に、ビットシフト数
が１の時にはＢＦＳ１が導通状態に、…、ビットシフト
数が１５の時にはＢＦＳ１５が導通状態になり、いずれ
の場合も一段のみでビットシフト処理が完了する。

【００７６】上記の２つの理由を考慮して、本実施例で
は、複数段に分けてビットシフトを行っている。

【００７７】複数段に分けてシフト処理を行うには、例
えば、１６ビットのデータの場合には、上記した例に示
す４ビット・１ビットの２段階方式に他に、まず第１段
階として８ビット単位のシフトを行い、次に４ビット単
位のシフトを行う、さらに２ビット単位でのシフトを行
い、最後に１ビット単位のシフトを行う方法等がある。
この場合には４段階でビットシフト処理が行われる事に
なる。

【００７８】一般的にｎビット（ｎ＝２k ，ｋは自然数
とする）のデータをビットシフトさせる時には、ｎ／
２、ｎ／２2 、ｎ／２3 、…、２、１ビット単位のビッ
トシフトを行うか否か（最後の１ビット単位のビットシ
フトは必ず必要）の２logn通り（ここで、ｌｏｇの底は
２である）の組み合わせが存在する。これらについて、
必要となる回路規模を算出し最適なものを選べば良い。

【００７９】ｎビットデータに対してｎ1 、ｎ2 、ｎ3
、…、ｎm-1 、ｎm （＝１）ビット単位のデータシフ
トを行う時には、図９に示すような組み合わせでビット
シフトを行わなければならないので、まずｎ1 ビット単
位にシフトさせるためにｎ×ｎ／ｎ1 ＝ｎ2 ／ｎ1 ビッ
トのバッファが必要となる。次にｎ2 ビットをシフトさ
せるためには（２ｎ−ｎ1 ）×ｎ1 ／ｎ2 ビットのバッ
ファが必要となる。同様にしてｎm ビット単位のビット
シフトを行うためには、（ｎ−ｎm-1 ）×ｎm-1／ｎm
ビットのバッファが必要となる。そのため、合計では２
ｎΣ（ｎi-1 ／ｎ1 ）−Σ（ｎi-1 2 ／ｎ1 ）ビット分
のバッファが必要となる（ただし、ｎ0 ＝ｎとする）。

【００８０】この式でｎ1 を順次変えながら最適な組み
合わせを選ぶ事ができる。

【００８１】例えば１６ビットデータの時には、表２に
示すようなビットシフトの状態とゲート数となる。表２
から第１段階として４ビット単位のビットシフトを行
い、次に１ビット単位のシフトを行った場合が１番小さ
な回路規模（１７６ビット分のバッファ）で済む事が分
かる。

【００８２】

【表２】

【００８３】このようにして求められた回路規模と処理
段数（処理時間）との対比から最適な処理方法を選択す
る。

【００８４】一例として、処理段数については１段当た
り１０の倍率とし、必要回路を１ビットバッファ当たり
１の倍率とし、各処理方法についてその値を計算し、こ
の値の１番小さいものを最適な処理方法として求めてい
くと、最初に４ビット単位のシフトを行い、次に１ビッ
ト単位のシフトを行う方法が最小な値となり、最適な処
理となる。

【００８５】別の倍率として１ビットバッファ＝１、処
理１段＝１００を与えた場合には、１６ビットデータす
べてのシフトの組み合わせバッファを設け、１段で処理
を行う方法が、最小な値となり、最適な処理となる。

【００８６】同様に８ビットデータのときの必要回路規
模について表３に示す。データが８ビットの時には各処
理方法で必要回路規模があまり違わないため、１段で処
理する方が良いという結果が得られやすい。

【００８７】

【表３】

【００８８】上記の様に、本実施例では、最適な複数段
数の組み合わせによってビットシフト処理を実現する。

【００８９】実際の処理では、上述した処理の他にフロ
ーティング状態となったデータの制御を行う必要がある
が、この部分は全体を占める割合が小さいものと考え、
ここでは計算対象には含めない事とした。

【００９０】次に、メモリへのライト時に、元のデータ
とＡＮＤ，ＯＲ等のラスターオペレーションを行う場合
の、マスクデータの作成方法について説明する。

【００９１】ラスターオペレーションモードとマスクビ
ット情報から、メモリに対して与えるマスクビットデー
タを作成する法則を表４に示す。

【００９２】また、マスクビットデータ作成例（上書き
モードの時）を図１０に示す。

【００９３】ここで、メモリは以下の機能が持つものと
する。

【００９４】・マスクビットデータに０が与えられた時
は、ライトデータを書き込まれず、元のメモリデータを
そのまま残す。

【００９５】・マスクビットデータに１が与えられた時
は、ライトデータが書き込まれ、元のメモリデータは失
われる。

【００９６】ラスターオペレーションを選択しない時に
は（単純な上書きの時）、与えられたマスクビット情報
をそのままメモリへのマスクビット情報として用いる。
ラスターオペレーションがＯＲの時には、メモリに書き
込むべきデータが０の部分を新たにマスクビットとして
追加する。

【００９７】これは、ラスターオペレーションがＯＲの
時にはマスクビットとして指定されなかった部分につい
ては、ＣＰＵから与えられたデータが０の部分はメモリ
の元のデータを残し、データが１の部分だけ上書きすれ
ば良いという性質による。

【００９８】同様に、ＡＮＤの時には、メモリへ書き込
むべきデータが１の部分を新たにマスクビットとして追
加する（データが１のビットに対しては元のメモリデー
タを残せば良いという性質によるため）。

【００９９】このようにしてメモリに対するマスクデー
タを作成する事ができる。ＡＮＤ，ＯＲ以外のラスター
オペレーション、例えばＸＯＲ等については元のメモリ
のデータが分からなければマスクデータを作成する事が
できないため、別の方法が必要となる。

【０１００】マスクデータ発生部３の構成図を、図１１
に示す。

【０１０１】図１１において、ＢＦＭ１は上書きモード
の時に導通状態となるバッファである。この時には予め
与えられたマスクビットデータをメモリに対するマスク
データとしてメモリに与える。ＢＦＭ２はラスターオペ
レーションがＯＲの時に導通状態となるものである。こ
の時、マスクデータ作成部１は、上記で説明したラスタ
ーオペレーションがＯＲの時のマスクデータの作成を行
う。ＢＦＭ３はラスターオペレーションがＡＮＤの時に
導通状態となるものである。マスクデータ作成部２は上
記のラスターオペレーションがＡＮＤの時のマスクデー
タの作成を行うものである。

【０１０２】このように、メモリ９に対するマスクデー
タを作成する事ができる。

【０１０３】

【表４】

【０１０４】さらに、上記した従来例（特許公報 昭６
３−３０６３２）と同様なアドレス変換回路を設けるこ
とにより、文字描画処理の高速化が可能となる。

【０１０５】以下、アドレス変換部４の動作を説明す
る。

【０１０６】図１２に示すように、アドレス変換部４
は、ＣＰＵ１１から見たメモリ９のアドレスを２つのア
ドレス系に対応させるためのものである。

【０１０７】図１２はそれぞれ表示画面（装置）に対応
したメモリ空間のアドレスを表している。通常の状態で
は（ａ）のアドレス系に対応させているものとし、文字
描画を行うときには、ＣＰＵ１１からみたメモリアドレ
スを（ｂ）の状態にするものとする。このため、アドレ
ス変換部４では、（ｂ）の状態から（ａ）の状態にアド
レス変換する必要がある。

【０１０８】この処理を図１３に示す。ＣＰＵ１１から
与えられたアドレスをＳＡ１６〜ＳＡ０、変換後のアド
レスをＭＡ１６〜ＭＡ０とする。この時のアドレスの対
応状態を示したものが図１３である。図１３に示したよ
うに、図１２の（１）のモードではＳＡ１６〜ＳＡ０を
そのままＭＡ１６〜ＭＡ０に対応する。図１２の（２）
のモードではＳＡ１６〜ＳＡ１１をＭＡ６〜ＭＡ０に対
応、ＳＡ１０〜ＳＡ０をＭＡ１６〜ＭＡ７に対応させ
る。このようにアドレスのモードの状態によってアドレ
スの接続状態を変えることでアドレス変換が行える。

【０１０９】上記のようにＣＰＵ１１からみたメモリア
ドレスを複数のアドレス系に対応させることにより、そ
れぞれのメモリ転送の性質に応じたアドレス系が選択可
能となる。そのため、より効率の良いメモリ間転送が可
能となる。

【０１１０】

【発明の効果】上記説明してきたように、本発明によっ
て、 １．ビットのずれがあるメモリ間のデータ転送を高速に
行う事ができる。

【０１１１】２．データ書き込み時にＡＮＤ，ＯＲ等の
ラスターオペレーションを伴った場合でも高速に処理す
ることができる。

【０１１２】３．複数のメモリアドレス系に対応するこ
とにより、メモリデータの格納性質に応じた高速転送が
可能となる。

【図面の簡単な説明】

【図１】文字描画装置の一例の構成図を示す。

【図２】ビットのずれがあるときの文字描画を説明する
ための図を示す。

【図３】ドットフォントのデータ格納方法の説明に供す
る図を示す。

【図４】１ビット単位にビットシフト処理を行う回路の
一例を示す。

【図５】全てのビットシフト処理を一度に行う回路の一
例を示す。

【図６】本発明における一実施例に用いる表示用メモリ
コントローラの構成図を示す。

【図７】本発明における一実施例に用いるビットシフト
処理部の構成図を示す。

【図８】ビットシフトデータからのシフト制御信号の生
成を説明するための図を示す。

【図９】本発明の一実施例におけるビットシフト動作を
説明するための図を示す。

【図１０】本発明の一実施例におけるメモリに与えるマ
スクデータの作成方法を説明するための図を示す。

【図１１】本発明の一実施例におけるマスクデータ作成
部の内部構成図を示す。

【図１２】本発明の一実施例におけるメモリアドレス構
成を説明するための図を示す。

【図１３】本発明の一実施例におけるアドレス変換方法
を説明するための図を示す。

【符号の説明】

１． 制御レジスタ部 ２． ビットシフト回路部 ３． マスクデータ発生部 ４． アドレス変換部 ５． アドレスデコーダ部 ６． アービトレーション部 ７． メモリアドレス発生部 ８． 表示タイミング部 ９． メモリ １０． メモリ制御信号発生部 １１． ＣＰＵ １２． メインメモリ １３． メインメモリ発生部 １４． 表示用メモリコントローラ １５． 表示用メモリ １６． 表示装置 １７． 印刷展開用メモリ １８． 印刷展開用メモリコントローラ １９． ＣＧＲＯＭ ２０． 印刷装置 ２１． アウトラインフォントプロセッサ ２２． アウトラインフォント部 ２３． シフトビットレジスタ部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵからメモリへのアクセスを制御
   し、メモリ間でビットマップデータの転送を行うビット
   マップデータ転送装置であって、 該転送装置が、第１のメモリから読み出したビットマッ
   プデータを予め設定しておいたビットシフト数に基づき
   ビットシフトし、第二のメモリに転送する手段を備える
   ことを特徴とするビットマップデータ転送装置。
2. 【請求項２】 前記転送装置がビットシフト処理を複数
   段組み合わせて実行するビットシフト手段を具備するこ
   とを特徴とする請求項１に記載のビットマップデータ転
   送装置。
3. 【請求項３】 ラスターオペレーション処理方法と与え
   られたビットマスク条件とを考慮し、メモリに書き込む
   データを決定するためのマスクデータ発生手段を具備し
   た請求項１に記載のビットマップデータ転送装置。
4. 【請求項４】 メモリのアドレス系を複数種類に対応可
   能とし、データ転送時にメモリアドレス系を切替可能と
   したアドレス変換手段を具備した請求項１に記載のビッ
   トマップデータ転送装置。