JPH0631970B2

JPH0631970B2 - 電子楽器

Info

Publication number: JPH0631970B2
Application number: JP59109838A
Authority: JP
Inventors: 誠金子; 進河島
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1984-05-30
Filing date: 1984-05-30
Publication date: 1994-04-27
Anticipated expiration: 2009-04-27
Also published as: JPS60254096A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、楽音発生のための音源信号およびエンベロ
ープ信号の形成を時分割計数手段を利用して行うことに
より、小型化および低コスト化を図った電子楽器に関す
るものである。

〔従来技術〕

電子楽器においては、楽音を発生するために、所望の音
高を有する音源信号および所望の楽音エンベロープを表
わすエンベロープ信号をそれぞれ形成し、この音源信号
に対してエンベロープ信号の表わす楽音エンベロープを
付与することによって楽音信号を発生するようにしてい
る。

ところで、従来の電子楽器にあっては、例えば特開昭５
７−１１１５９５号公報や特開昭５７−１６１８９６号
公報等に示されているように、音源信号の形成とエンベ
ロープ信号の形成をそれぞれ別々の回路を用いて行って
いたため、楽器構成が大型化すると共に価格も上昇する
という不都合があった。

〔発明の目的〕

この発明の目的は、音源信号およびエンベロープ信号と
いう異質の信号を共通の計数手段を利用して形成するこ
とによって、小型かつ安価な構成で楽音を発生できるよ
うにした電子楽器を提供することにある。

〔発明の構成および作用〕

この発明による電子楽器は、 (a)多ビットの全加算器と複数ステージ／多ビットのシ
フトレジスタとを組合せて構成された時分割動作可能な
複数の計数チャンネルを有する時分割計数手段（第６図
の82,84,114,116）と、 (b)前記複数の計数チャンネルのうちの１つの計数チャ
ンネルを所定のチャンネルタイミング毎に使用して被計
数信号を計数することにより所望の音高を有する音源信
号を形成する音源形成手段（第６図の196〜204，第７図
の206〜214）と、 (c)前記複数の計数チャンネルのうちの他の１つの計数
チャンネルを前記所定のチャンネルタイミングとは異な
るチャンネルタイミング毎に使用して被計数信号を計数
することにより所望の楽音エンベロープを表わすエンベ
ロープ信号を形成するエンベロープ形成手段（第６図の
216〜220，第７図の222〜234,236,248）と、 (d)前記音源形成手段からの音源信号に対して前記エン
ベロープ形成手段からのエンベロープ信号の表わす楽音
エンベロープを付与することにより楽音信号を発生する
楽音発生手段（第１図の36）とをそなえたものである。

この発明の構成によると、１つの時分割計数手段の異な
る計数チャンネルを用いて音源信号形成のための計数処
理およびエンベロープ信号形成のための計数処理を行う
ようにしたので、簡単な構成で楽音発生が可能となる。

〔実施例〕

第１図は、この発明の一実施例による電子楽器を示すも
ので、この電子楽器はマニユアルピアノモードと、マニ
ユアル階名モードと、オートピアノモードと、オート階
名モードとの合計４モードの動作を選択的に行なえるよ
うになつている。ここで、各モード毎の概略動作は次の
(1)〜(4)の通りである。

(1)マニユアルピアノモード鍵盤でのマニユアル演奏操作に基づいて押圧鍵に対応し
た音高を有するピアノ音を発生する。

(2)マニユアル階名モード鍵盤でのマニユアル演奏操作に基づいて押圧鍵に対応し
た音高を有する「ド」、「レ」、「ミ」等の階名音を発
生する。

(3)オートピアノモード演奏データメモリから演奏データを読出すことにより自
動的にピアノ音を発生する。この場合、ピアノ音の音高
は、演奏データ中に含まれている音高データに応じて決
定される。また、オートピアノモードでは、前述のマニ
ユアル階名モードの場合と同様にして階名音を発生する
ことができ、オートピアノ演奏に合わせてマニユアル階
名演奏を行なうこともできる。

(4)オート階名モード演奏データメモリから演奏データを読出すと共に音声デ
ータメモリから階名に対応した音声データを読出すこと
により自動的に階名音を発生する。この場合、階名音の
音高は、演奏データ中に含まれている音高データに応じ
て決定される。また、オート階名モードでは、前述のマ
ニユアルピアノモードの場合と同様にしてピアノ音を発
生することができ、オート階名演奏に合わせてマニユア
ルピアノ演奏を行なうこともできる。

第１図において、10はモード選択回路であり、モード選
択スイツチ12と、２個のＯＲゲート14及び16とを含んで
いる。モード選択スイツチ12は、マニユアルピアノモー
ドＭＰ、マニユアル階名モードＭＤ、オートピアノモー
ドＡＰ、オート階名モードＡＤのいずれかの位置に設定
可能である。ＯＲゲート14は、モード選択スイツチ12を
ＭＤ又はＡＰの位置に設定したときに出力信号ＳＬ＝
“１”を発生するようになつている。また、ＯＲゲート
16は、モード選択スイツチ12をＡＰ又はＡＤの位置に設
定したときに出力信号ＡＵＴ＝“１”を発生するように
なつている。

タイミング信号発生回路18は、ピアノ音及び階名音の発
生動作を制御するための各種のタイミング信号を発生す
るもので、その詳細は第２図について後述する。

鍵盤回路20は、一例としてＦ_２音〜Ｆ_４音に対応した25
個の鍵を有する鍵盤を含むもので、それぞれの鍵に対応
した鍵スイツチを所定の順序で反復的に走査することに
より押圧鍵に対応した音高データＫＰＣを発生するよう
になつている。鍵盤回路20には、単音選択回路が設けら
れており、複数鍵が同時に押された場合にはこれらの押
圧鍵のうち走査順位が最も遅い１鍵に対応した音高デー
タＫＰＣが選択送出される。各音高データＫＰＣは、５
ビツトで各鍵毎の音高を表わすもので、最上位ビツトが
オクターブコード、残り４ビツトがノートコードとなつ
ている。なお、各音高データＫＰＣは、これに対応する
鍵の押鍵期間中送出され続けるものである。

演奏データ発生回路22は、一例として20曲分の演奏デー
タを記憶した演奏データメモリを含むもので、この演奏
データメモリからどの曲の演奏データを読出すかは電源
投入時に鍵盤でどの鍵を押すかによつて決定されるよう
になつている。すなわち、電源投入時において、鍵盤回
路20からの音高データＫＰＣがＦ_４鍵に対応した音高を
示していると、演奏データメモリからは第１曲から第20
曲の演奏データが順次に読出され、音高データＫＰＣが
Ｆ_４鍵以外の特定の鍵に対応した音高を示していると、
このときの押圧鍵に対応した特定の曲の演奏データが演
奏データメモリから読出される。換言すれば、Ｆ_４鍵を
押した場合には全曲指定（全20曲の順次読出し）とな
り、Ｆ_４鍵以外の所望の鍵を押した場合には特定曲指定
（20曲中所望の１曲の選択読出し）となる。なお、特定
曲指定において、どの鍵を押すと、どの曲が選択される
かは予め定められている。

演奏データ読出動作ここで、演奏データメモリからのデータ読出動作を簡単
に述べる。上記のようにして読出すべき曲が指定される
と、演奏データメモリからは、指定の曲（全曲指定の場
合は第１曲）のテンポデータが読出され、これに続いて
該曲の第１音目の音高データ及び符長データが読出され
る。

演奏データ読出しに関して時分割処理回路24は、（Ａ
１）テンポ設定用の基準クロツク信号を計数して基準ク
ロツク計数データを発生する処理と、（Ａ２）テンポク
ロツク信号を計数してテンポクロツク計数データを発生
する処理と、（Ａ３）符長終了タイミング信号を計数し
て読出用のアドレスデータを発生する処理とを時分割的
に実行するようになつている。

演奏データ発生回路22は、時分割処理回路24からデータ
出力ＤＯＡとして送出される基準クロツク計数データ及
び演奏データメモリから読出されたテンポデータに基づ
いて指定の曲のテンポに対応した周波数を有するテンポ
クロツク信号を発生する。このテンポクロツク信号は出
力信号ＰＯとして時分割処理回路24に供給され、計数さ
れる。演奏データ発生回路22は、時分割処理回路24から
データ出力ＤＯＡとして送出されるテンポクロツク計数
データ及び演奏データメモリから読出された第１音目の
符長データに基づいて第１音目の符長の終了タイミング
を検知して符長終了タイミング信号を発生する。この符
長終了タイミング信号は出力信号ＰＯとして時分割処理
回路24に供給され、これに応じて同回路24は読出アドレ
スを１つ進める。このときの読出アドレスデータはデー
タ出力ＤＯＡとして演奏データ発生回路22に供給され、
これに応じて演奏データメモリからは第２音目の音高デ
ータ及び符長データが読出される。そして、以下同様に
して各音毎に音高・符長データが読出される。なお、休
符については全ビツト“０”の音高データと、休符長に
対応した符長データとが読出される。

上記のような演奏データ読出動作により演奏データ発生
回路22からは指定の曲に関する各音毎の音高データＭＰ
Ｃが送出される。各音高データＭＰＣは、４ビツトで各
音毎の音高を表わすもので、最上位ビツトがオクターブ
コード、残り３ビツトがノートコードとなつている。な
お、各音高データＭＰＣは、これに対応する符長が終了
するまで送出され続けるものである。

演奏データ発生回路22においては、電源投入時に鍵盤で
いずれの鍵も押さないと、演奏データメモリからのデー
タ読出しが禁止されるようになつている。従つて、電源
投入時の鍵盤操作としては、オートピアノモードＡＰ又
はオート階名モードＡＤを選択した場合のみを全曲指定
あるいは特定曲指定（選曲）のための押鍵操作を行なえ
ばよく、マニユアルピアノモードＭＰ又はマニユアル階
名モードＭＤを選択した場合にはどの鍵も押さないよう
にすればよい。

なお、演奏データ発生回路22から時分割処理回路24には
後述のサブルーチン処理に関してアドレスデータＡＤＤ
が供給されると共に、時分割処理回路24から演奏データ
発生回路22には後述の音声データ読出処理に関して読出
完了信号ＳＲＥが供給される。

ピアノ音発生部セレクタ26は、演奏データ発生回路22からの音高データ
ＭＰＣ及び鍵盤回路20からの音高データＫＰＣをそれぞ
れ入力Ａ及びＢとして受取るもので、ＯＲゲート14の出
力信号ＳＬからなる選択信号ＳＡが“１”ならば入力Ａ
を、選択信号ＳＡが“０”ならば入力Ｂをそれぞれ選択
するようになつている。ここで、ＯＲゲート14の出力信
号ＳＬ（選択信号ＳＡ）は、マニユアル階名モードＭＤ
の場合及びオートピアノモードＡＰの場合に“１”とな
るが、前述したようにマニユアル階名モードＭＤの場合
には音高データＭＰＣが発生されないので、セレクタ26
からはオートピアノモードＡＰの場合にのみ音高データ
ＭＰＣが選択送出される。また、ＯＲゲート14の出力信
号（選択信号ＳＡ）は、マニユアルピアノモードＭＰの
場合及びオート階名モードＡＤの場合に“０”となり、
これらの場合において押鍵操作により音高データＫＰＣ
を発生させると、セレクタ26からは音高データＫＰＣが
選択送出される。

セレクタ26から送出される音高データＫＰＣ又はＭＰＣ
はピアノ音発生のために用いられるものであり、上記し
たセレクタ26の動作によればオートピアノモードＡＰ、
マニユアルピアノモードＭＰ及びオート階名モードＡＤ
の各場合にピアノ音発生が可能となる。

セレクタ26からの音高データＫＰＣ又はＭＰＣのうちノ
ートコードデータＮＴは、デコーダ28に供給される。デ
コーダ28は、Ｆ、Ｆ^＃…Ｅの12音名及びＦ_４音に対応し
た13本の出力ラインを有するもので、ノートコードデー
タＮＴをデコードして音名を検知し、その音名に対応し
た出力ラインに信号“１”を送出するようになつてい
る。

デコーダ28の13本の出力ラインは、ＲＯＭ（リード・オ
ンリイ・メモリ）からなる分周制御データメモリ30の入
力側に結合しており、メモリ30はデコーダ28の出力に応
じて８ビツトの分周制御データＤＶＣを送出するように
なつている。ここで、分周制御データＤＶＣは、右端を
最上位ビツトとして例示すると、音名Ｆについては、「０１１１０１１０」、音名Ｆ^＃については、「０１１０１０００」、Ｆ_４音については、「１０１１１０１１」というように発生される。

セレクタ26からの音高データＫＰＣ又はＭＰＣのうちオ
クターブコード信号（最上位ビツトの信号）ＯＣＴは、
音源信号形成の際の可変分周動作を制御するために時分
割出力回路32に供給される。また、セレクタ26からの音
高データＫＰＣ又はＭＰＣの各ビツトの信号を入力とす
るＯＲゲート34は、各音高データ毎にいずれかのビツト
が“１”である期間中“１”レベルをとるような発音可
能化信号ＰＫＯを発生し、この信号ＰＫＯはピアノエン
ベロープの立上りタイミングを決定するために時分割処
理回路24に供給される。

時分割出力回路32は、エンベロープデータ形成用の高速
クロツク信号φ_Ｈ及び低速クロツク信号φ_Ｌを時分割処
理回路24からの周波数切換信号ＦＣに応じて選択的に時
分割処理回路24に供給するようになつている。ここで、
高速クロツク信号φ_Ｈは比較的急峻なデイケイカーブを
得るために使用されるものであり、低速クロツク信号φ
_Ｌは比較的ゆるやかなデイケイカーブを得るために使用
されるものである。

ピアノ音発生に関して時分割処理回路24は、（Ｂ１）分
周制御データＤＶＣに応じてパルスを計数して分周出力
を発生する処理と、（Ｂ２）高速クロツク信号φ_Ｈ又は
低速クロツク信号φ_Ｌを計数してピアノエンベロープを
表わすエンベロープデータを発生する処理とを時分割的
に実行するようになつている。

時分割出力回路32は、時分割処理回路24からデータ出力
ＤＯＢとして送出される分周出力及びセレクタ26からの
オクターブコード信号ＯＣＴに基づいて各音高データ毎
に音高に対応した周波数を有する方形波状の音源信号Ｔ
Ｇを発生すると共に、データ出力ＤＯＢとして送出され
る８ビツトのエンベロープデータに反転処理及び振幅レ
ベルに応じたビツトシフト処理を施して６ビツトのエン
ベロープデータＥＶを発生する。そして、音源信号ＴＧ
及びエンベロープデータＥＶは、デイジタル／アナログ
（Ｄ／Ａ）変換回路36に供給される。

Ｄ／Ａ変換回路36は、エンベロープデータＥＶに応じて
音源信号ＴＧにピアノエンベロープを付加する。このエ
ンベロープ付加された音源信号は、出力アンプ38を介し
てスピーカ40に供給されるので、スピーカ40からはピア
ノ音が発生される。

階名音発生部セレクタ42は、演奏データ発生回路22からの音高データ
ＭＰＣ及び鍵盤回路20からの音高データＫＰＣをそれぞ
れ入力Ａ及びＢとして受取るもので、ＯＲゲート14の出
力信号ＳＬをインバータ44により反転した選択信号ＳＡ
に応じて前述のセレクタ26とは反対の選択動作を行なう
ようになつている。すなわち、選択信号ＳＡは、マニユ
アルピアノモードＭＰの場合及びオート階名モードＡＤ
の場合に“１”となるが、前述したようにマニユアルピ
アノモードＭＰの場合には音高データＭＰＣが発生され
ないので、セレクタ42からはオート階名モードＡＤの場
合にのみ音高データＭＰＣが選択送出される。また、選
択信号ＳＡはマニユアル階名モードＭＤの場合及びオー
トピアノモードＡＰの場合に“０”となり、これらの場
合において押鍵操作により音高データＫＰＣを発生させ
ると、セレクタ42からは音高データＫＰＣが選択送出さ
れる。

セレクタ42から送出される音高データＫＰＣ又はＭＰＣ
は階名音発生のために用いられるものであり、上記した
セレクタ42の動作によれば、オート階名モードＡＤ、マ
ニユアル階名モードＭＤ及びオートピアノモードＡＰの
各場合に階名音発生が可能になる。

セレクタ42からの音高データＫＰＣ又はＭＰＣは音声デ
ータ発生回路46に供給され、音高に対応した階名の音声
データを選択するのに使用される。

音声データ発生回路46は、一例として「フア」、「ソ」
…「ド」、「レ」…「ド」…「フア」の２オクターブ分
の15階名音に対応した音声データを記憶した音声データ
メモリを含んでいる。この実施例では、いわゆる適応デ
ルタ変調方式のデイジタル音声合成システムを採用して
いるので、音声データメモリには各階名音毎に音声信号
を時系列的に１ビツト（“０”又は“１”）で符号化し
たシリアルコードデータが音声データとして記憶されて
いる。なお、この場合の符号化は、音声信号を一定周期
でサンプリングして各サンプル点毎に予測値を求めると
共に予測値と実際値との差の符号の正又は負に応じてそ
れぞれ“１”又は“０”を割当てるもので、それ自体公
知である。

階名音発生に関して時分割処理回路24は、（Ｃ１）クロ
ツク信号を計数して音声データ読出用のアドレスデータ
を発生する処理と、（Ｃ２）音声データメモリからの読
出データに基づいて振幅変化分に相当するステツプ幅を
演算してステツプ幅データを形成する処理と、（Ｃ３）
ステツプ幅データに基づいて振幅の予測値を演算して予
測値データを発生する処理とを時分割的に実行するよう
になつている。

セレクタ42からの音声データＫＰＣ又はＭＰＣの各ビツ
トの信号を入力とするＯＲゲート48は、各音高データ毎
にいずれかのビツトが“１”である期間中“１”レベル
をとるような発音可能化信号ＤＫＯを発生する。この発
音可能化信号ＤＫＯは演奏データ発生回路22を介して時
分割処理回路24のアドレスカウンタをリセツト解除させ
るように作用する。アドレスカウンタはこのリセツト解
除の後クロツク信号を計数してアドレスデータを発生
し、これに応じて音声データメモリからは15階名音分の
音声データが並列的に、しかも各音毎にビツトシリアル
形式で読出される。そして、読出される音声データのう
ちから、そのときの音高データの示す音高に対応した階
名の音声データが選択される。

このようにして選択される音声データに基づいて音声デ
ータ発生回路46は前述のステツプ幅演算及び予測値演算
に必要な信号を出力信号ＳＯとして時分割処理回路24に
供給する。

時分割処理回路24は、音声データ発生回路46からの出力
信号ＳＯに基づいて、特定の階名音（例えば特定オクタ
ーブの「ド」）の波形における各サンプル点毎のステツ
プ幅データを形成すると共に、出力信号ＳＯ及び形成さ
れた各サンプル点毎のステツプ幅データに基づいて各サ
ンプル点毎の予測値データを形成し、各予測値データを
データ出力ＤＯＢとして送出する。このようにして送出
される各予測値データは、９ビツトの２の補数コードデ
ータであり、その最上位ビツトがサイン（符号）ビツト
になつている。

時分割出力回路32は、時分割処理回路24からデータ出力
ＤＯＢとして供給される各予測値データを２の補数コー
ドからサインマグニチユードコードにコード変換すると
共に、コード変換されたデータに対して振幅レベルに応
じたビツトシフト処理を施すことにより各サンプル点毎
の振幅データＡＭ及びサインビツト信号ＳＧを送出す
る。ここで、各振幅データＡＭは振幅の予測値の大きさ
を示すものであり、各サインビツト信号は振幅の予測値
の符号（正又は負）を“１”又は“０”で示すものであ
る。

Ｄ／Ａ変換回路36は、時分割出力回路32から供給される
各サンプル点毎の振幅データＡＭ及びサインビツト信号
ＳＧをＤ／Ａ変換することにより予測信号を再生する。
この予測信号は、アナログ信号波形として見ると、符号
化の際に求めた予測値の変化にほぼ対応した波形を示す
もので、出力アンプ38を介してスピーカ40に供給される
ので、スピーカ40からは階名音が発生される。

なお、上記説明では、ピアノ音又は階名音がそれぞれ単
独で発音されるようにしたが、オートピアノモードＡＰ
又はオート階名モードＡＤの場合には、ピアノ音発生処
理及び階名音発生処理が時分割的に実行されるので、ス
ピーカ40からは、ピアノ音及び階名音が同時的に発生さ
れうる。

タイミング信号発生回路第２図は、タイミング信号発生回路18の詳細構成を示す
ものである。

分周回路50は、第３図に示すように1.46〔μｓ〕の周期
をもつマスタークロツク信号φ_Ｍを分周して互いに逆位
相のクロツク信号φ_１及びφ_２を第３図に示すように発
生するものである。クロツク信号φ_１及びφ_２はいずれ
も2.91〔μｓ〕の周期を有する。

分周回路52は、分周回路50の出力信号を分周してピアノ
エンベロープ形成用の高速クロツク信号φ_Ｈ及び低速ク
ロツク信号φ_Ｌを発生すると共に、テンポ設定用の基準
クロツク信号ＴＣＬ_０を発生するものである。高速クロ
ツク信号φ_Ｈは0.47〔ms〕の周期を有し、低速クロツク
信号φ_Ｌは9.32〔ms〕の周期を有し、基準クロツク信号
ＴＣＬ_０は18.64〔ms〕の周期を有する。

シフトレジスタ回路54は、電源投入に同期して発生され
るイニシヤルクリア信号ＩＣによつてリセツトされるも
ので、リセツト時の出力Q₀〜Q₇に応じたＮＯＲゲート56
の出力信号“１”をＯＲゲート58を介してデータ入力Ｄ
として受取り、これをクロツク信号φ_１及びφ_２に応じ
てシフトすることにより出力Q₀〜Q₇として順次のタイミ
ング信号T₀〜T₇を第３図に示すように発生するものであ
る。タイミング信号T₀〜T₇はいずれも23.3〔μｓ〕の周
期を有すると共に、各タイミングパルスがクロツク信号
φ_１の１周期に対応したパルス幅を有するもので、時分
割処理回路24における８チヤンネル分の時分割処理を制
御するのに使用される。

ＯＲゲート60は、タイミング信号T₁、T₃、T₅及びＴ_７を入
力とするもので、タイミング信号ＴＣ_０を第３図に示す
ように発生する。また、ＯＲゲート62は、タイミング信
号T₂、T₃、T₆及びＴ_７を入力とするもので、タイミング信
号ＴＣ_１を第３図に示すように発生する。さらに、ＯＲ
ゲート64は、タイミング信号T₄〜T₇を入力とするもの
で、タイミング信号ＴＣ_２を第３図に示すように発生す
る。

４進カウンタ66は、イニシヤルクリア信号ＩＣによつて
リセツトされた後、タイミング信号Ｔ_７を計数するもの
である。ＮＯＲゲート68は、カウンタ66の出力Ｑ_１と、
カウンタ66の出力Ｑ_２を反転するインバータ70の出力と
を入力とするもので、タイミング信号φ_Ａを第３図に示
すように発生する。また、ＮＯＲゲート72は、カウンタ
66の出力Ｑ_１及びＱ_２を入力とするもので、タイミング
信号φ_Ｂを第３図に示すように発生する。タイミング信
号φ_Ａ及びφ_Ｂはいずれも93.2〔μｓ〕の周期を有す
る。

ＯＲゲート74は、タイミング信号φ_Ａ及びφ_Ｂを入力と
して第３図に示すようなタイミング信号φ_A＋φ_Bを発生
する。このタイミング信号φ_A＋φ_Bはインバータ76を介
してＡＮＤゲート78に供給され、タイミング信号Ｔ_２と
ＡＮＤ演算される。この結果、ＡＮＤゲート78からは、
第３図に示すようにタイミング信号Ｔ₂₂が発生される。

演奏データ読出動作の詳細演奏データ発生回路22においては、第４図に示すよう
に、ＲＯＭ（リード・オンリイ・メモリ）からなる演奏
データメモリ80が設けられており、このメモリ80には第
５図に示すようなフオーマツトで20曲分の演奏データが
記憶されている。すなわち、第５図(a)に示すように、
０番地には曲Ａ（第１曲）の先頭番地を示す先頭アドレ
スデータが記憶れ、以下番地進行にしたがつて曲Ｂ、
Ｃ、Ｄ…の演奏データが記憶されている。また、各曲の
演奏データは、曲Ａについて第５図(b)に代表例を示す
ように、各々７ビツトのデータを順次に配置して成るメ
インルーチン部及びサブルーチン部を含み、メインルー
チン部にはテンポデータの後に各音毎の音高・符長デー
タが順次に配置されると共に、音高・符長データ配列の
途中にサブルーチンに関する２バイトのデータ、すなわ
ちサブルーチンジヤンプデータ及び相対アドレスデータ
が配置され、サブルーチン部には各音毎の音高・符長デ
ータが順次に配置されると共に、音高・符長データ配列
の末尾にサブルーチンリターンデータが配置されてい
る。

メインルーチン部において、最終音の音高・符長データ
の次には曲デンドデータ及び次曲（この場合は曲Ｂ）の
先頭アドレスデータが順次に配置される。なお、最終曲
（第20曲）については次曲ということがないので、次曲
の先頭アドレスデータに対応した位置に読出停止用のス
トツプデータが配置される。

テンポデータは、曲のテンポを設定するためのもので、
上位４ビツトが識別コード（１１１０）となつており、
残り３ビツトがテンポ値を表わす。

各音高・符長データは、各音毎に音高及び符長を表わす
もので、上位４ビツトが音高コード、残り３ビツトが符
長コードとなつている。音高コードは、その最上位ビツ
トがオクターブコード、残り３ビツトがノートコードと
なつており、休符については音高コードの全ビツトが
“０”にされる。

サブルーチンジヤンプデータは、サブルーチン部へのジ
ヤンプを指示するためのもので、上位４ビツトが識別コ
ード（１１００）、残り３ビツトが不使用となつてい
る。サブルーチン部を設けたのは、一曲中で同一個所を
くりかえし演奏する場合に該個所に対応する演奏データ
をくりかえし回数分記憶しておくとメモリ容量が増大す
るので、該個所の演奏データはサブルーチン部に記憶し
おき、必要に応じてサブルーチン部へジヤンプして演奏
し、その演奏が終つたら再び元の位置に戻つて（サブル
ーチンリターンして）演奏を行なうようにすることによ
つてメモリ容量の低減を図るためである。

相対アドレスデータは、サブルーチン部の先頭アドレス
指定を可能にするためのもので、この相対アドレスデー
タを記憶した番地に応じ相対的に決まるアドレス値を示
すものである。すなわち、サブルーチン部の先頭番地を
Ａ_Ｓ番地とし、相対アドレスデータの記憶番地をＡ_Ｒ番
地とすると、相対アドレスデータは（A_S−A_R）なるアド
レス値を示すものである。

曲エンドデータは、曲の終りを指示するためのもので、
上位４ビツトが識別コード（１１１１）、残り３ビツト
が不使用となつている。

次曲の先頭アドレスデータは、次曲の演奏データのうち
の最初のデータ（テンポデータ）が記憶されている番地
を示すもので、上位２ビツトがいずれも“０”で、残り
５ビツトが先頭アドレス値を表わすようになつている。

サブルーチンリターンデータは、サブルーチン部からメ
インルーチン部への戻り（リターン）を指示するための
もので、上位４ビツトが識別コード（１１０１）、残り
３ビツトが不使用となつている。

演奏データ読出しに関して時分割処理回路24が基準クロ
ツク計数データ発生処理（Ａ１）、テンポクロツク計数
データ発生処理（Ａ２）及び読出用アドレスデータ発生
処理（Ａ３）を時分割的に実行することは前述した通り
である。ここで、各処理（Ａ１）〜（Ａ３）における処
理タイミング及び出力タイミングを前述のタイミング信
号T₀〜T₇について示すと、次の第１表の通りである。

この第１表によれば、処理タイミングに比べて出力タイ
ミングがT₀〜T₇のようなタイミング信号におけるパルス
２個分、すなわちクロツク信号φ_１の２周期分遅れてい
ることがわかる。

時分割処理回路24においては、第６図に示すように、12
ビツトの全加算器82と、この全加算器82の出力S₁〜S₁₂
をそれぞれ入力A₁〜A₁₂として帰還するための８ステー
ジ／12ビツトのシフトレジスタ回路84とが設けられてお
り、このシフトレジスタ回路84は各ビツト毎に入力をク
ロツク信号φ_２で取込み、クロツク信号φ_１で送出する
１ステージ／１ビツトの２相シフトレジスタＳＦを８個
縦続した構成になつている。シフトレジスタＳＦのブロ
ツク内に記載されている数字「１」は、例えば第３図の
Ｔ_０のようなタイミング信号を入力した場合、その１パ
ルス分（クロツク信号φ_１の１周期分）遅れたＴ_１のよ
うな出力信号が得られることを意味し、このことは第６
図又は第４図において内部に数字が記載された同様のブ
ロツクについて類推適用される。例えば、「６」が記載
されたブロツクは６パルス分の遅延を与える６ステージ
／１ビツトのシフトレジスタである。

時分割処理回路24の出力信号としては、シフトレジスタ
回路84の２ステージ目の出力D₁〜D₁₂が取出されるよう
になつており、このことは、第１表の説明で出力タイミ
ングが処理タイミングより２パルス分遅れると述べたこ
とに対応している。

演奏データ読出動作においては、全加算器82及びシフト
レジスタ回路84の下位６ビツトの部分が８ステージ／６
ビツトの時分割カウンタとして使用される。

いま、鍵盤においてＦ_４鍵を押して電源を投入したもの
とすると、第４図の回路では、ラツチ回路86がイニシヤ
ルクリア信号ＩＣに応じて鍵盤回路20からの音高データ
ＫＰＣをラツチする。この音高データＫＰＣは、Ｆ_４鍵
に対応した音高を示すもので、これに応じてコード検出
回路88はＦ_４鍵検出信号Ｆ_４＝“１”を発生し、セレク
タ90を入力Ａ選択状態にする。このとき、コード検出回
路88から送出される無押鍵信号ＮＫは、押鍵ありなので
“０”であり、この信号“０”はインバータ92を介して
チツプイネーブル信号ＣＥ＝“１”として演奏データメ
モリ80に供給される。このため、メモリ80からは、０番
地のデータ、すなわち曲Ａの先頭アドレスデータが読出
され、セレクタ90を介してラツチ回路94に供給され、そ
こにＯＲゲート96からのイニシヤルクリア信号ＩＣに応
じてラツチされる。

そして、Ｔ_１及びφ_２のタイミングになると、ＡＮＤゲ
ート98が出力信号“１”を発生するので、これに応じて
ラツチ回路100にはラツチ回路94からのＦ_４鍵に対応し
た音高データがラツチされると共にラツチ回路102には
第６図の時分割カウンタからのアドレスデータD₁〜D₆が
ラツチされる。このアドレスデータD₁〜D₆は全ビツト
“０”である。なぜならば、第４図において、Ｒ−Ｓフ
リツプフロツプ101がイニシヤルクリア信号ＩＣによつ
てリセツトされると、第６図の全加算器82は第４図のＡ
ＮＤゲート103の出力信号“０”によりＴ_７のタイミン
グでリセツト解除され、時分割カウンタのＴ_７のチヤン
ネルは計数値ゼロであるからである。

ラツチ回路100のラツチデータ及びラツチ回路102のラツ
チデータはそれぞれ上位アドレスデータ及び下位アドレ
スデータとしてメモリ80に供給されるので、メモリ80か
らは曲Ａのテンポデータが読出される。

このテンポデータはデコーダ104に供給され、これに応
じてデコーダ104はテンポデータ検出信号ＴＥＭ＝
“１”を発生する。この検出信号ＴＥＭはＡＮＤゲート
106に供給され、ＡＮＤゲート106はＴ_６のタイミングで
出力信号“１”を発生し、この出力信号“１”に応じて
ラツチ回路108はメモリ80からのテンポデータをラツチ
する。

テンポデータ検出信号ＴＥＭはＯＲゲート110を介して
アドレス歩進信号ＡＤＵとして第６図のＡＮＤゲート11
2に供給され、ＡＮＤゲート112はＴ_７のタイミングで出
力信号“１”を発生する。この出力信号“１”はＯＲゲ
ート114及び116を介して全加算器82にキヤリイ入力Ｃ_ｉ
として供給されるので、時分割カウンタのＴ_７のチヤン
ネルは計数値１となる。この計数値１を示すアドレスデ
ータD₁〜D₆は、Ｔ_１のタイミングでシフトレジスタ回路
84から送出され、Ｔ_１及びφ_２のタイミングで第４図の
ラツチ回路102にラツチされる。このため、メモリ80か
らは、曲Ａの第１音目の音高・符長データが読出され
る。

このときの読出データのうち、音高データはデコーダ10
4及びラツチ回路118に供給され、符長データはデコーダ
120に供給される。デコーダ104は音高データを受取る
と、その５つの出力信号がすべて“０”になり、これに
応じてＮＯＲゲート122が音高データ検出信号ＰＣ＝
“１”を発生する。この検出信号ＰＣはＡＮＤゲート12
4に供給され、ＡＮＤゲート124はＴ_６のタイミングで出
力信号“１”を発生し、これに応じてラツチ回路118は
メモリ80からの音高データをラツチする。従つて、ラツ
チ回路118からは、第１音目の音高データが音高データ
ＭＰＣとして送出される。

また、この音高データＭＰＣの送出タイミングと同じＴ
_６のタイミングでゲート回路126が導通するので、第１
音目の符長データをデコードしたデコーダ120の出力は
ゲート回路126を介してＲＯＭからなる符長コードメモ
リ128に供給される。このメモリ128は、符長種類（例え
ば４分音符長）に応じたデコーダ120の出力を第６図の
時分割カウンタの計数出力との比較が可能なようにコー
ド化するもので、このメモリ128からの符長コードデー
タはオア回路130を介して比較回路132に供給される。

ところで、先にラツチ回路108にラツチされたテンポデ
ータは、インバータ134の出力信号に応じてＴ_６以外の
タイミングで導通するゲート回路136を介してＲＯＭか
らなるテンポコードメモリ138に供給される。このメモ
リ138は、テンポデータの下位３ビツトからなるテンポ
値データを第６図の時分割カウンタの計数出力との比較
が可能なようにコード変換するもので、このメモリ138
からのテンポコードデータはオア回路130を介して比較
回路132に供給される。

第６図において、ＡＮＤゲート140は、Ｔ_０のタイミン
グでテンポ設定用の基準クロツク信号ＴＣＬ_０を送出す
るようになつており、この基準クロツク信号ＴＣＬ_０は
ＯＲゲート114及び116を介して全加算器82にキヤリイ入
力Ｃ_ｉとして供給される。このため、時分割カウンタの
Ｔ_０のチヤンネルは、基準クロツク信号ＴＣＬ_０を計数
するたびに計数値が１ずつ増大する。そして、このよう
な計数動作に基づく基準クロツク計数データD₁〜D₆はＴ
_２のタイミング毎に第４図の比較回路132に供給され、
メモリ138からのテンポコードデータと比較される。

比較回路132において、基準クロツク計数データとテン
ポコードデータとがコード一致すると、一致信号ＥＱが
発生される。この一致信号ＥＱはシフトレジスタ142及
び144を介してテンポクロツク信号ＴＣＬとして第６図
のＡＮＤゲート146に供給され、ＡＮＤゲート146からは
Ｔ_４のタイミングでテンポクロツク信号ＴＣＬが送出さ
れる。

また、第４図において、シフトレジスタ144から送出さ
れるテンポクロツク信号ＴＣＬはシフトレジスタ148を
介してＡＮＤゲート150に供給される。このとき、ＡＮ
Ｄゲート150には第１図のＯＲゲート16からオートピア
ノモード又はオート階名モードであることを示す出力信
号“１”が供給されており、ＡＮＤゲート150はＴ_０の
タイミングでテンポクロツク信号ＴＣＬを送出する。こ
のテンポクロツク信号ＴＣＬはＯＲゲート152を介して
リセツト信号ＲＳＴとして第６図の全加算器82に供給さ
れ、これをリセツトさせる。このため、時分割カウンタ
のＴ_０のチヤンネルは全ビツト“０”になり、この後、
前記したと同様に基準クロツク信号ＴＣＬ_０を計数す
る。

上記のような比較・計数動作の結果、第６図のＡＮＤゲ
ート146からは、曲Ａのテンポデータの示すテンポ値に
対応した周波数を有するテンポクロツク信号ＴＣＬが送
出される。そして、このテンポクロツク信号ＴＣＬは、
ＯＲゲート114及び116を介して全加算器82に入力される
ので、時分割カウンタのＴ_４のチヤンネルはテンポクロ
ツク信号ＴＣＬを計数するたびに計数値が１ずつ増大す
る。

このような計数動作に基づくテンポクロツク計数データ
D₁〜D₆はＴ_６のタイミング毎に第４図の比較回路132に
供給され、メモリ128からの第１音目の符長コードデー
タと比較される。そして、このような比較動作において
テンポクロツク計数データと符長コードデータとがコー
ド一致すると、一致信号ＥＱが発生される。この一致信
号ＥＱはシフトレジスタ142を介して符長終了タイミン
グ信号ＬＥＴとしてＯＲゲート110に供給され、このＯ
Ｒゲート110からアドレス歩進信号ＡＤＵとして第６図
のＡＮＤゲート112に供給される。

このときの符長終了タイミング信号ＬＥＴは、第１音目
の音符長の終了タイミングを示すもので、Ｔ_７のタイミ
ングでＡＮＤゲート112からＯＲゲート114及び116を介
して全加算器82に入力される。このため、時分割カウン
タのＴ_７のチヤンネルは計数値が１だけ増大する。この
計数値増大に対応したアドレスデータD₁〜D₆はＴ_１のタ
イミングでシフトレジスタ回路84から送出され、Ｔ_１及
びφ_２のタイミングで第４図のラツチ回路102にラツチ
される。従つて、メモリ80からは、曲Ａの第２音目の音
高・符長データが読出される。

また、シフトレジスタ142からの符長終了タイミング信
号ＬＥＴはシフトレジスタ144及び148を介してＡＮＤゲ
ート153に供給され、これに応じてＡＮＤゲート153はＴ
_４のタイミングで出力信号“１”を発生する。この出力
信号“１”はＯＲゲート152を介して第６図の全加算器8
2にリセツト信号ＲＳＴとして供給され、これをリセツ
トさせる。このため、時分割カウンタのＴ_４のチヤンネ
ルは全ビツト“０”になり、この後、前記したと同様に
第２音目の符長データに関してテンポクロツク信号ＴＣ
Ｌを計数する。

そして、上記したと同様の符長測定・アドレス歩進動作
がくりかえされることによりラツチ回路118からは次々
に音高データＭＰＣが送出される。

上記のような音高・符長データ読出動作が進行していく
と、やがてメモリ80からはＴ_１及びφ_２のタイミングで
サブルーチンジヤンプデータが読出され、これに応じて
デコーダ104がサブルーチンジヤンプ検出信号ＳＵＢ・
Ｊ＝“１”を発生する。この検出信号ＳＵＢ・ＪはＴ_６
のタイミングでラツチ回路154にラツチされる。また、
検出信号ＳＵＢ・ＪはＯＲゲート110を介して第６図の
ＡＮＤゲート112に供給され、このＡＮＤゲート112から
ＯＲゲート114及び116を介してＴ_７のタイミングで全加
算器82に入力される。このため、時分割カウンタのＴ_７
のチヤンネルは計数値が１だけ増大し、この計数値増大
に対応したアドレスデータD₁〜D₆はＴ_１のタイミングで
シフトレジスタ回路84から送出される。このアドレスデ
ータD₁〜D₆は相対アドレスデータの記憶番地Ａ_Ｒを示す
ものである。

このＴ_１のタイミングでは、ラツチ回路154のラツチ信
号ＳＵＢ・Ｊがラツチ回路156にラツチされる一方、ラ
ツチ回路158には、ラツチ回路154のラツチ信号ＳＵＢ・
Ｊに応じてＡＮＤゲート１６０からＴ_１及びφ_２のタイ
ミングで発生される出力信号に基づいて、番地Ａ_Ｒを示
すアドレスデータがラツチされる。また、これと同時に
ラツチ回路102には、Ｔ_１及びφ_２のタイミングで番地
Ａ_Ｒを示すアドレスデータがラツチされ、これに応じて
メモリ80からは相対アドレスデータが読出される。この
相対アドレスデータはサブルーチン部の先頭番地をＡ_Ｓ
とすると、（A_S−A_R）なる番地を示すものである。

次に、Ｔ_７のタイミングになると、ＡＮＤゲート162が
ラツチ回路156のラツチ信号ＳＵＢ・Ｊに応じて出力信
号“１”を発生し、これに応じてゲート回路164が導通
する。このため、メモリ80から読出された相対アドレス
データは、ゲート回路164及びオア回路166を介し、さら
に第６図のＯＲゲート群168を介して全加算器82に入力B
₁〜B₆として供給される。このとき、全加算器82の入力A
₁〜A₆としては、番地Ａ_Ｒを示すアドレスデータが供給
されているので、全加算器82の出力S₁〜S₆としては、サ
ブルーチン部の先頭番地Ａ_Ｓを示すアドレスデータが得
られ、このアドレスデータはＴ_１のタイミングでシフト
レジスタ回路84から送出され、第４図のラツチ回路102
にＴ_１及びφ_２のタイミングでラツチされる。この結
果、メモリ80からはサブルーチン部の音高・符長データ
が前述のメインルーチン部の場合と同様にして順次に読
出される。

この後、サブルーチン部の最終音の符長終了タイミング
になると、メモリ80からはＴ_１及びφ_２のタイミングで
サブルーチンリターンデータが読出され、これに応じて
デコーダ104がサブルーチンリターン検出信号ＳＵＢ・
Ｒ＝“１”を発生する。この検出信号ＳＵＢ・ＲはＡＮ
Ｄゲート170に供給され、これに応じてＡＮＤゲート170
はＴ_７のタイミングで出力信号“１”を発生してゲート
回路172を導通させる。このため、ラツチ回路158にラツ
チされていた番地Ａ_Ｒを示すアドレスデータは、ゲート
回路172及びオア回路166を介し、さらに第６図のＯＲゲ
ート群168を介して全加算器82に入力B₁〜B₆として供給
される。このとき、検出信号ＳＵＢ・ＲはＮＯＲゲート
174の出力信号を“０”にしてＡＮＤゲート群176中の各
ＡＮＤゲートを非導通状態にするので、全加算器82の入
力A₁〜A₁₂はいずれも“０”である。

また、検出信号ＳＵＢ・Ｒは第４図のＯＲゲート110を
介して第６図のＡＮＤゲート112に供給され、これに応
じてＡＮＤゲート112は前述のＡＮＤゲート170と同じＴ
_７のタイミング出力信号“１”を発生する。この出力信
号“１”はＯＲゲート114及び116を介して全加算器82に
キヤリイ入力Ｃ_ｉとして供給されるので、全加算器82の
出力S₁〜S₆としては、（A_R＋１）番地（すなわち相対ア
ドレスデータの記憶番地の次の番地）を示すアドレスデ
ータが得られる。このアドレスデータはＴ_１のタイミン
グでシフトレジスタ回路84から送出され、Ｔ_１及びφ_２
のタイミングで第４図のラツチ回路102にラツチされ
る。この結果、メモリ80からはメインルーチン部の相対
アドレスデータの次の音高・符長データが読出され、以
下、サブルーチンジヤンプ以前と同様に音高・符長デー
タ読出動作が行なわれる。

この後、メインルーチン部の最終音の符長終了タイミン
グになると、メモリ80からは曲エンドデータが読出さ
れ、これに応じてデコーダ104は曲エンド検出信号ＥＮ
Ｄ＝“１”を発生する。この検出信号ＥＮＤはＯＲゲー
ト110を介して第６図のＡＮＤゲート112に供給されるの
で、時分割カウンタのＴ_７のチヤンネルは計数値が１だ
け増大する。そして、この計数値増大に対応したアドレ
スデータに基づいてメモリ80からはＴ_１及びφ_２のタイ
ミングで次曲Ｂの先頭アドレスデータが読出される。

また、検出信号ＥＮＤは、デイレイ(D)回路178に供給さ
れる。このデイレイ回路178は、Ｔ_６のタイミングで入
力を取込み、Ｔ_１のタイミングで送出する２相シフトレ
ジスタからなるもので、その出力信号はＡＮＤゲート18
0に供給されてＦ_４鍵検出信号Ｆ４及びタイミング信号
Ｔ_６とＡＮＤ演算されるようになつている。このため、
次のＴ_６のタイミングになると、ＡＮＤゲート180が出
力信号ＬＴ＝“１”を発生する。この出力信号ＬＴはＯ
Ｒゲート96を介してラツチ回路94に供給され、これに応
じてラツチ回路94はメモリ80からセレクタ90を介して供
給される次曲Ｂの先頭アドレスデータをラツチする。

出力信号ＬＴはまた、ＡＮＤゲート182に供給され、こ
れに応じてＡＮＤゲート182はＴ_７のタイミングで出力
信号“１”を発生する。この出力信号“１”はＯＲゲー
ト152を介して第６図の全加算器82をリセツトさせるの
で、時分割カウンタのＴ_７のチヤンネルは計数値ゼロと
なる。

この計数値ゼロに対応したアドレスデータはＴ_１のタイ
ミングでシフトレジスタ回路84から送出され、Ｔ_１及び
φ_２のタイミングで第４図のＡＮＤゲート98の出力信号
“１”に応じてラツチ回路102にラツチされる。また、
このときのＡＮＤゲート98の出力信号“１”はラツチ回
路100に供給され、これに応じてラツチ回路100はラツチ
回路94からの次曲Ｂの先頭アドレスデータをラツチす
る。このため、メモリ80からは、次曲Ｂのテンポデータ
が読出され、以下、前述の曲Ａの場合と同様の演奏デー
タ読出動作が曲Ｂについて行なわれる。

そして、上記したと同様の演奏データ読出動作が曲Ｃ、
Ｄ…について順次に行なわれ、終局的にはメモリ80から
最終曲の末尾のストツプデータが読出され、これに応じ
てデコーダ104はストツプ検出信号ＳＴＰ＝“１”を発
生する。この検出信号ＳＴＰは、ＯＲゲート184を介し
て前述のデイレイ回路178と同様のデイレイ回路186に供
給される。このため、フリツプフロツプ101はＴ_６の次
のＴ_１のタイミングでセツトされ、その出力Ｑ＝“１”
に応じてＡＮＤゲート103はＴ_７のタイミングで出力信
号“１を発生する。この出力信号“１”はＯＲゲート15
2を介して第６図の全加算器82をリセツトさせるので、
時分割カウンタのＴ_７のチヤンネルは計数値ゼロにな
り、以後この状態を続ける。従つて、メモリ80からのデ
ータ読出しは停止される。

上記したのは、全曲演奏の場合の演奏データ読出動作で
あるが、単曲選択演奏の場合の演奏データ読出動作は次
の通りである。

この場合、鍵盤では、Ｆ_４鍵以外の所望の曲に対応した
鍵を押す。すると、第４図の回路では、イニシヤルクリ
ア信号ＩＣに応じて押圧鍵に対応した音高データＫＰＣ
がラツチ回路86にラツチされる。この音高データＫＰＣ
はＦ_４鍵以外の鍵に対応した音高を示すものであるの
で、コード検出回路88のＦ_４鍵検出信号Ｆ４は“０”で
あり、セレクタ90は入力Ｂを選択する状態にある。この
ため、ラツチ回路86からの音高データＫＰＣはセレクタ
90を介してラツチ回路94に供給され、そこにＯＲゲート
96からのイニシヤルクリア信号ＩＣに応じてラツチされ
る。また、コード検出回路88からの無押鍵信号ＮＫは
“０”であるので、メモリ80のチツプイネーブル信号Ｃ
Ｅは“１”になる。

そして、Ｔ_１及びφ_２のタイミングになると、ＡＮＤゲ
ート98の出力信号“１”に応じてラツチ回路100にはラ
ツチ回路94からの選択曲に対応した音高データが、ラツ
チ回路102には第６図の時分割カウンタからの全ビツト
“０”のアドレスデータがそれぞれラツチされる。この
ため、メモリ80からは、選択曲の演奏データのうちテン
ポデータがまず読出され、しかる後各音毎の音高・符長
データ等が前述の曲Ａの場合と同様に読出される。

このような読出動作が進行していくと、やがてメモリ80
からは曲エンドデータが読出れ、これに応じてデコーダ
104から曲エンド検出信号ＥＮＤ＝“１”が発生され
る。この検出信号ＥＮＤの発生に応じてメモリ80からは
前述したように次曲の先頭アドレスデータが読出される
が、この先頭アドレスデータはセレクタ90が入力Ｂ選択
状態であるので、ラツチ回路94には供給されない。ま
た、ラツチ回路94は、Ｆ_４鍵検出信号Ｆ４＝“０”によ
りＡＮＤゲート180が非導通であるのでラツチ動作しな
い。

検出信号ＥＮＤは、ＡＮＤゲート188に供給され、Ｆ_４
鍵検出信号Ｆ４を入力とするインバータ190の出力をＡ
ＮＤ演算される。このとき、Ｆ_４鍵検出信号Ｆ４は
“０”であるので、ＡＮＤゲート188は出力信号“１”
を発生し、この出力信号“１”はＯＲゲート184を介し
てデイレイ回路186に供給される。このため、前述のス
トツプデータ読出しの場合と同様にして第６図の時分割
カウンタのＴ_７のチヤンネルがリセツト状態となり、メ
モリ80からの以後のデータ読出しは停止される。

なお、電源投入時において、鍵盤でいずれの鍵も押され
ていないと、コード検出回路88からの無押鍵信号ＮＫが
“１”になるので、チツプイネーブル信号ＣＥが“０”
になり、メモリ80からのデータ読出しは禁止される。

ピアノ音発生動作の詳細ピアノ音発生に関して時分割処理回路24が分周出力発生
処理（Ｂ１）及びエンベロープデータ発生処理（Ｂ２）
を時分割的に実行することは前述した通りである。ここ
で、各処理（Ｂ１）及び（Ｂ２）における処理タイミン
グ及び出力タイミングを前述のタイミング信号T₀〜T₇に
ついて示すと次の第２表の通りである。

この第２表によれば、処理タイミングに対する出力タイ
ミングの遅れは第１表の場合と同様であることがわか
る。

第６図において、全加算器82及びシフトレジスタ回路84
は、Ｔ_５のタイミングでは最下位ビツトから７ビツト目
までの部分が７ビツトカウンタとして使用されて分周出
力ＤＯを送出すると共に、Ｔ_６のタイミングでは最下位
ビツトから９ビツト目までの部分が９ビツトカウンタと
して使用されてD₂〜D₉の８ビツトのエンベロープデータ
を送出する。

分周出力発生処理において、ＡＮＤゲート192には、第
１図の分周制御データメモリ30から分周制御データＤＶ
Ｃの最下位ビツトの信号が入力され、この信号はＴ_５の
タイミングでＯＲゲート群194中の最下位ビツトのＯＲ
ゲートを介してシフトレジスタＳＦに入力されるように
なつている。また、ＡＮＤゲート群196において、全加
算器82の出力S₁、S₂…S₇を入力とするＡＮＤゲートには
キヤリイ入力C_i、キヤリイ出力C₁、C₂…C₆がそれぞれ入
力されると共に、分周制御データＤＶＣの２ビツト目か
ら７ビツト目の信号がそれぞれ入力されるようになつて
おり、ＡＮＤゲート群196中の各ＡＮＤゲートの出力信
号はＮＯＲゲート198に入力されるようになつている。

ラツチ回路200は、Ｔ_５及びφ_２のタイミングでＡＮＤ
ゲート202の出力信号“１”に応じてＮＯＲゲート198の
出力信号をラツチするもので、ＮＯＲゲート198の出力
信号が“１”であるとき、ラツチした信号“１”を送出
するようになつている。この信号“１”はＴ_５のタイミ
ングでＡＮＤゲート204を介し、さらにＯＲゲート116を
介して全加算器82にキヤリイ入力Ｃ_ｉとして供給され
る。このため、全加算器82にパルスを入力すべきか否か
はＴ_５のタイミング毎にＮＯＲゲート198の出力信号
“１”又は“０”に応じて制御される。

上記構成の結果、７ビツトカウンタのＴ_５のチヤンネル
の計数動作は分周制御データＤＶＣに応じて制御される
ようになり、同カウンタの５〜７ビツト目からは所望の
音名（例えばＦ）に対応した分周信号D₅、D₆及びＤ_７が
得られる。これらの分周信号D₅〜D₇はＤ_５よりＤ_６が、
Ｄ_６よりＤ_７がそれぞれ１／２ずつ周波数が低いもの
で、分周出力ＤＯとして第７図の時分割出力回路32に供
給される。なお、分周出力ＤＯをＴ_５のタイミングにお
ける計数データとして見た場合には、この計数データは
シフトレジスタ回路84から第７図の回路にＴ_７のタイミ
ングで供給される。

第７図において、分周信号Ｄ_５及びＤ_６はセレクタ206
にそれぞれ入力Ａ及びＢとして供給され、分周信号Ｄ_６
及びＤ_７はセレクタ208にそれぞれ入力Ａ及びＢとして
供給される。セレクタ206及び208の選択動作は、オクタ
ーブコード信号ＯＣＴ及びタイミング信号Ｔ_７を入力と
するＡＮＤゲート210の出力信号からなる選択信号ＳＡ
に応じて制御される。

オクターブコード信号ＯＣＴが“０”であるとき（F₂〜
E₂音の属するオクターブのとき）、選択信号ＳＡは
“０”であるので、セレクタ206は分周信号Ｄ_６を、セ
レクタ208は分周信号Ｄ_７をそれぞれ選択送出する。Ａ
ＮＤゲート212は、セレクタ206及び208の出力が共に
“１”になるたびに出力信号“１”を発生し、この出力
信号“１”は第６図のＳＦと同様のシフトレジスタ214
を介してＴ_０のタイミングで送出される。この場合、一
例として音名Ｆに関して分周信号D₅〜D₇が発生されたも
のとすれば、シフトレジスタ214からはＦ_２音に対応し
た周波数を有する方形波状の音源信号ＴＧが得られる。

また、オクターブコード信号ＯＣＴが“１”であるとき
（F₃〜E₃音の属するオクターブのとき及びＦ_４音のと
き）、選択信号ＳＡはＴ_７のタイミング毎に“１”にな
るので、セレクタ206は分周信号Ｄ_５を、セレクタ208は
分周信号Ｄ_６をそれぞれ選択送出する。ＡＮＤゲート21
2は、セレクタ206及び208の出力が共に“１”になるた
びに出力信号“１”を発生し、この出力信号“１”はシ
フトレジスタ214を介してＴ_０のタイミングで送出され
る。この場合、前述例と同じく音名Ｆに関して分周信号
D₅〜D₇が発生されたものとすれば、シフトレジスタ214
からはＦ_３音に対応した周波数を有する方形波状の音源
信号ＴＧが得られる。なお、Ｆ_４音については、分周信
号Ｄ_５の周波数が音名Ｆの場合の２倍になるように分周
制御データＤＶＣの値を定めてあるので、オクターブコ
ード信号ＯＣＴが“１”のときにＦ_４音に対応した周波
数の音源信号ＴＧが得られる。

エンベロープデータ発生処理において、第６図の回路で
は、イニシヤルクリア信号ＩＣに応じてＡＮＤゲート21
6がＴ_６のタイミングで出力信号“１”を発生する。こ
の出力信号“１”は、ＯＲゲート群194を介して９ビツ
トカウンタのＴ_６のチヤンネルを全ビツト“１”にす
る。これは、電源投入時にピアノエンベロープの振幅レ
ベルをゼロにしてピアノ発音を禁止するためである。

この後、ピアノ音発生のための発音可能化信号ＰＫＯが
発生されると、この信号ＰＫＯは、微分回路218により
立上り微分される。この微分回路218の微分出力に応じ
てＡＮＤゲート220はＴ_６のタイミングで出力信号
“１”を発生する。この出力信号“１”は、ＯＲゲート
群194中の９ビツト目のＯＲゲートを介してシフトレジ
スタ回路84の第１ステージの９ビツト目のシフトレジス
タに入力される一方、ＮＯＲゲート174の出力信号を
“０”にしてＡＮＤゲート群176中の各ＡＮＤゲートを
非導通にすることにより全加算器82の入力A₁〜A₉を全ビ
ツト“０”にする。

この結果、発音可能化信号ＰＫＯの立上り時には、９ビ
ツトカウンタのＴ_６のチヤンネルにおいて９ビツト目が
“１”になると共に、最下位ビツトから８ビツト目まで
がすべて“０”になり、その２ビツト目から９ビツト目
までの８ビツトのデータ「０００００００１」はシフト
レジスタ回路84を介してＴ_０のタイミングでエンベロー
プデータD₂〜D₉として第７図の回路に供給される。

次のＴ_６のタイミングになると、シフトレジスタ回路84
の第８ステージの８ビツト目のシフトレジスタから出力
信号“０”が送出され、この出力信号“０”は周波数切
換信号ＦＣとして第７図のセレクタ222に供給される。

第７図において、ラツチ回路224は、ＯＲゲート226から
のタイミング信号Ｔ_０及びクロツク信号φ_２を入力とす
るＡＮＤゲート228の出力信号に応じてＴ_０及びφ_２の
タイミングでエンベロープデータD₂〜D₉及び音源信号Ｔ
Ｇ（シフトレジスタ214の出力）をラツチするもので、
前述の発音可能化信号ＰＫＯの立上り時には８ビツトの
エンベロープデータとして最上位ビツト（Ｄ_９に対応）
のみ“１”の出力を送出する。このデータの各ビツトの
信号はＮＡＮＤゲート230に入力されるので、ＮＡＮＤ
ゲート230は出力信号“１”を発生し、この出力信号
“１”はＴ_２のタイミングでラツチ回路232にラツチさ
れ、ＡＮＤゲート234に供給される。このため、ＡＮＤ
ゲート234は、Ｔ_６及びφ_Ａのタイミングで出力信号
“１”を発生し、この出力信号“１”はセレクタ222に
イネーブル信号ＥＮとして供給される。

セレクタ222は、イネーブル信号ＥＮに応じてイネーブ
ル状態になると、周波数切換信号ＦＣからなる選択信号
ＳＡ＝“０”に応じて入力Ｂとしての高速クロツク信号
φ_Ｈを選択送出し、この高速クロツク信号φ_Ｈは第６図
のＯＲゲート114及び116を介して全加算器82にキヤリイ
入力Ｃ_ｉとして供給される。このため、９ビツトカウン
タのＴ_６のチヤンネルは高速クロツク信号φ_Ｈに応じて
比較的速い速度で計数値が増大する。

このような計数値増大が進行していくと、やがてシフト
レジスタ回路84の第８ステージの８ビツト目のシフトレ
ジスタから出力信号“１”が送出され、この出力信号
“１”は周波数切換信号ＦＣとして第７図のセレクタ22
2に供給される。このため、セレクタ222は選択信号ＳＡ
が“１”となり、入力Ａとしての低速クロツク信号φ_Ｌ
を選択送出する。従つて、９ビツトカウンタのＴ_６のチ
ヤンネルは、これ以後低速クロツク信号φ_Ｌに応じて比
較的遅い速度で計数値が増大する。そして、９ビツトカ
ウンタの２ビツト目から７ビツト目までがすべて“１”
になると、第７図のＮＡＮＤゲート230の８つの入力ビ
ツトがすべて“１”になるので、ＮＡＮＤゲート230は
出力信号“０”を発生し、これに応じてＴ_２の後のＴ_６
及びφ_Ａのタイミングでセレクタ222がデイスエーブル
状態となる。従つて、９ビツトカウンタのＴ_６のチヤン
ネルにおける計数値増大は阻止される。

９ビツトカウンタにおける上記のような計数値変化に対
応した個々の計数データはいずれもエンベロープデータ
D₂〜D₉としてラツチ回路224を介して反転回路236に供給
され、各ビツト毎に排他的ＯＲゲートによる反転処理を
受ける。この反転処理は、ラツチ回路224からのエンベ
ロープデータの数値変化が「０００００００１」から
「１１１１１１１１」までとなつているのを、「１１１
１１１１０」から「００００００００」までとなるよう
にするもので、ピアノエンベロープを倒立形から正立形
に変更することに相当する。

反転回路236においては、タイミング信号ＴＣ_２をイン
バータ238で反転した信号がＯＲゲート240から供給されるのに応じて反転処理が
行なわれる。すなわち、反転回路236からは、タイミン
グ信号ＴＣ_２が“０”であるT₀〜T₃の期間に反転処理を
受けたエンベロープデータが送出される。

そして、このようにして順次に送出されるエンベロープ
データはゼロレベルから所定のアタツクレベルまで立上
つた後、比較的急峻なデイケイカーブにしたがつて所定
値まで低下し、そこからさらに比較的ゆるやかなデイケ
イカーブにしたがつてゼロレベルまで低下するようなピ
アノエンベロープを表現するものとなる。ここで、ゼロ
レベルは、反転回路236の出力K₁〜K₇がすべて“０”（D
₂〜D₈がすべて“１”）の状態に対応し、所定のアタツ
クレベルは、反転回路236の出力K₁〜K₇がすべて“１”
（D₂〜D₈がすべて“０”）の状態に対応し、所定値は、
反転回路の出力K₁〜K₇のうちＫ_７のみが“０”（D₂〜D₈
のうちＤ_８のみが“１”）の状態に対応する。また、比
較的急峻なデイケイカーブは、高速クロツク信号φ_Ｈの
計数データによつて表現され、比較的ゆるやかなデイケ
イカーブは、低速クロツク信号φ_Ｌの計数データによつ
て表現されるものである。

ＡＮＤゲート242は、ＮＡＮＤゲート230の出力信号、音
源信号ＴＧ及びインバータ238の出力信号を入力とするもので、エンベロープデータ形成処理中に
おいてタイミング信号ＴＣ_２が“０”であるT₀〜T₃の期
間に音源信号ＴＧを送出する。この音源信号ＴＧは、Ｏ
Ｒゲート244を介してＡＮＤゲート246に供給される。

シフター回路248は、後述のＤ／Ａ変換処理を少ないビ
ツト数で可能にするために制御入力Ａ、Ｂ及びＣに応じ
てビツトシフト処理を行なうもので、制御入力Ａが
“１”ならば反転回路236の出力K₃〜K₈を送出し、制御
入力Ｂが“１”ならば反転回路236の出力K₂〜K₇を送出
し、制御入力Ｃが“１”ならば反転回路236の出力K₁〜K
₆を送出するようになつている。ピアノ音発生処理中に
おいては、前述のように信号Ｄ_９が常に“１”であるの
で、反転回路236の出力Ｋ_８は常に“０”であり、この
出力Ｋ_８からなる制御入力Ａは“０”である。このた
め、シフター回路248は制御入力Ｂ及びＣに応じたシフ
ト処理を行なう。

制御入力Ｂを形成するための回路において、ＡＮＤゲー
ト288は、反転回路236の出力Ｋ_８を反転するインバータ
290の出力と、反転回路236の出力Ｋ_７と、タイミング信
号ＴＣ_０とを入力とするもので、第２最上位ビツトＫ_７
が“１”である（振幅レベルが比較的高い）ことを検知
してT₀〜T₃の期間中にＴ_１及びＴ_３の２度のタイミング
で出力信号“１”を発生する。これらの出力信号“１”
は制御入力Ｂとしてシフター回路248に供給され、これ
に応じてシフター回路248はT₀〜T₃の期間中にK₂〜K₇の
６ビツトのデータをエンベロープデータＥＶとして２回
送出する。

また、制御入力Ｃを形成するための回路において、ＡＮ
Ｄゲート292は、インバータ290の出力と、出力Ｋ_７を反
転するインバータ294の出力と、タイミング信号ＴＣ_０
及びＴＣ_１とを入力とするもので、第２最上位ビツトＫ
_７が“０”である（振幅レベルが比較的低い）ことを検
知してT₀〜T₃の期間中にＴ_３のタイミングで出力信号
“１”を発生する。この出力信号“１”は制御入力Ｃと
してシフター回路248に供給され、これに応じてシフタ
ー回路248はT₀〜T₃の期間中にK₁〜K₆の６ビツトのデー
タをエンベロープデータＥＶとして１回送出する。

ＯＲゲート296は、反転回路236の出力Ｋ_８と、ＡＮＤゲ
ート288の出力と、ＡＮＤゲート292の出力とを入力とす
るもので、T₀〜T₃の期間中において、K₇＝“１”が検知
されたときはＴ_１及びＴ_３の２度のタイミングで出力信
号“１”を発生し、K₇＝“０”が検知されたときはＴ_３
のタイミングで出力信号“１”を発生する。このように
してＯＲゲート296から発生される出力信号“１”はＡ
ＮＤゲート246を導通させるので、ＯＲゲート244からの
音源信号ＴＧは、T₀〜T₃の期間中にＡＮＤゲート246か
ら２回又は１回前述のエンベロープデータ送出に同期し
て送出される。

ＡＮＤゲート246からの音源信号ＴＧ及びシフター回路2
48からのエンベロープデータＥＶは第８図のＤ／Ａ変換
回路36に供給される。

Ｄ／Ａ変換回路36にあつては、６ビツトの入力データ
（ＥＶ又はＡＭ）の上位２ビツトをデコードする第１の
デコーダ298と、入力データの残り４ビツトをデコード
する第２のデコーダ300と、これらのデコーダ298及び30
0と共にＤ／Ａ変換器を構成するアナログ電圧発生回路3
02と、このアナログ電圧発生回路302に制御入力（ＴＧ
又はＳＧ）に応じた電源電圧を供給する電源回路304
と、アナログ電圧発生回路302の出力電圧のパルス幅を
クロツク信号φ_１及びφ_２に応じて規制するパルス幅規
制回路306と、このパルス幅規制回路306から電圧出力V
_OUTを導出するバツフアアンプ308とが設けられている。

６ビツトのエンベロープデータＥＶのうち、最上位ビツ
ト（ＭＳＢ）を含む上位２ビツトの信号はデコーダ298
に入力され、残り４ビツトの信号はデコーダ300に入力
される。デコーダ298の４本の出力ラインはそれぞれア
ナログ電圧発生回路302内の４個のゲート素子GA₁〜GA₄
の制御入力端に接続されている。アナログ電圧発生回路
302内には、各々16個のゲート素子を含む４つのゲート
素子群G₁〜G₄が設けられており、デコーダ300の16本の
出力ラインは各ゲート素子群毎に16個のゲート素子の制
御入力端に接続されている。

アナログ電圧発生回路302は、第１及び第２の電源ライ
ンＰＳ_１及びＰＳ_２を有するもので、これらの電源ライ
ン間には互いに抵抗値のほぼ等しい64個の抵抗Ｒ１〜Ｒ
64が直列接続されている。ゲート素子群Ｇ_１の16個のゲ
ート素子は抵抗Ｒ１〜Ｒ16の各一端とゲート素子ＧＡ_１
との間に接続され、ゲート素子群Ｇ_２の16個のゲート素
子は抵抗Ｒ17〜Ｒ32の各一端とゲート素子ＧＡ_２との間
に接続され、ゲート素子群Ｇ_３の16個のゲート素子は抵
抗Ｒ33〜Ｒ48の各一端とゲート素子ＧＡ_３との間に接続
され、ゲート素子群Ｇ_４の16個のゲート素子は抵抗Ｒ49
〜Ｒ64の各一端とゲート素子ＧＡ_４との間に接続されて
おり、ゲート素子GA₁〜GA₄は入力データに応じたアナロ
グ電圧を出力点Ｍに送出するようになつている。

電源回路304においては、電圧源＋Ｖと基準電位点（接
地点）との間に抵抗Ｒ_０と、互いに抵抗値のほぼ等しい
抵抗Ｒ_Ａ及びＲ_Ｂとが直列接続されており、抵抗Ｒ_Ａ及
びＲ_Ｂの相互接続点から取出される中間電圧Ｖ_Ｃが電源
ラインＰＳ_１に供給されるようになつている。抵抗Ｒ_０
及びＲ_Ａの相互接続点と電源ラインＰＳ_２との間にはゲ
ート素子Ｇ_Ｈが接続されると共に、基準電位点と電源ラ
インＰＳ_２との間にはゲート素子Ｇ_Ｌが接続されてお
り、ゲート素子Ｇ_Ｌの制御入力端には音源信号ＴＧ又は
サインビツト信号ＳＧが供給され、ゲート素子Ｇ_Ｈの制
御入力端には音源信号ＴＧ又はサインビツト信号ＳＧが
インバータＩＶを介して供給されるようになつている。
このため、電源ラインＰＳ_２には、制御入力（ＴＧ又は
ＳＧ）が“１”ならばゲート素子Ｇ_Ｌを介して中間電圧
Ｖ_Ｃより低い電圧Ｖ_Ｌが供給され、制御入力が“０”な
らばゲート素子Ｇ_Ｈを介して中間電圧Ｖ_Ｃより高い電圧
Ｖ_Ｈが供給される。このように電源ラインＰＳ_２への供
給電圧をＶ_Ｌ又はＶ_Ｈに切換えることにより、エンベロ
ープデータＥＶのＤ／Ａ変換時には音源信号ＴＧに対し
てエンベロープデータに応じたエンベロープを付加する
ことが可能になり、後述の振幅データＡＭのＤ／Ａ変換
時にはサインビツト信号ＳＧに応じて振幅の方向を決定
することが可能となる。

パルス幅規制回路306は、各々クロツク信号φ_１及びφ
_２を制御入力端に受取るゲート素子G₁₁及びG₁₂を含むも
ので、これらのゲート素子G₁₁及びG₁₂はアナログ電圧発
生回路302の出力点Ｍと電源回路304の抵抗Ｒ_Ａ及びＲ_Ｂ
の相互接続点との間に直列接続されており、ゲート素子
G₁₁及びG₁₂の相互接続点Ｎからバツフアアンプ308を介
して電圧出力V_OUTが取出されるようになつている。出力
点Ｍには、T₀〜T₇のようなタイミング信号の１パルスに
相当する期間毎にアナログ電圧（Ｖ_ＣからＶ_Ｈ側又はＶ
_Ｌ側に振れた電圧）が発生される可能性があるが、パル
ス幅規制回路306では、φ_１のタイミングで出力点Ｍの
アナログ電圧を送出すると共に、φ_２のタイミングで中
間電圧Ｖ_Ｃを送出することにより出力パルスの幅を出力
点Ｍの場合の半分に規制しているものである。

このようなパルス幅規制回路306を設けたのは、構成及
び処理の簡単化のために８ビツトの入力データK₁〜K₈を
直接Ｄ／Ａ変換せず、６ビツトのデータ（ＥＶ／ＡＭ）
にしてからＤ／Ａ変換するようにしたことによるもので
ある。すなわち、第７図において、シフター回路248を
介して６ビツトのデータを取出す場合、データK₁〜K₆に
対してデータK₂〜K₇は１ビツトだけ、データK₃〜K₈は２
ビツトだけそれぞれ下位方向にシフトされることになる
ので、データK₂〜K₇の値は１／２になり、データK₃〜K₈
の値は１／４になる。そこで、第８図のＤ／Ａ変換回路
では、データK₂〜K₇については振幅レベルが２倍になる
ように、データK₃〜K₈については振幅レベルが４倍にな
るようにＤ／Ａ変換する必要があるが、これを可能にす
るために第７図の回路からはデータK₂〜K₇については２
回、データK₃〜K₈については４回それぞれ同一データを
発生させると共に第８図のパルス幅規制回路306では同
一データ２回に対応して同一アナログ電圧を２個のパル
スとして送出し、同一データ４回に対応して同一アナロ
グ電圧を４個のパルスとして送出するようにしたもので
ある。

このようなＤ／Ａ変換動作をピアノ音発生について示す
と、第９図(a)〜(d)のようになる。第９図(a)は、音源
信号ＴＧを便宜上連続波形として示したもので、同図
(b)はピアノエンベロープを付加した音源信号を便宜上
連続波形として示したものである。また同図(c)は(b)の
信号を巨視的に見たものであり、同図(d)は(c)の信号の
一部を微視的に見たもので、実際にパルス幅規制回路30
6の出力点Ｎから得られる信号波形に相当する。

ピアノエンベロープの立上り時において、出力点Ｍに
は、アタツクレベルに対応したアナログ電圧が現われる
が、このアナログ電圧は第９図(a)、(b)に示すように音
源信号ＴＧが“１”ならばＶ_Ｌ側に振れた電圧であり、
音源信号ＴＧが“０”ならばＶ_Ｈ側に振れた電圧であ
る。これを出力点Ｎで見ると、第９図(d)に示すよう
に、Ｖ_Ｌ側又はＶ_Ｈ側に振れた電圧はいずれもT₀〜T₃の
期間にＴ_１及びＴ_３のタイミングで２個のパルスとして
送出される。そして、ピアノエンベロープの振幅レベル
が前述の第２最上位ビツトＫ_７が“０”になるレベル以
下に低下すると、T₀〜T₃の期間に送出されるパルスはＴ
_３のタイミングでの１個のみとなる。

上記の結果、バツフアアンプ308からは電圧出力V_OUTと
して第９図(b)〜(d)のようにピアノエンベロープが付加
された音源信号が得られ、この音源信号は低域フイルタ
を介し、又は介さずに出力アンプ38を経てスピーカ40に
供給され、ピアノ音として発音される。この場合、時分
割処理及びクロツク信号φ_１、φ_２に基づく高周波成分
は低域フイルタ又はスピーカ40で除去され、スピーカ40
でピアノ音として発音されるのは実質的に第９図(b)の
ようなピアノ音信号である。そして、このピアノ音信号
はアタツクレベル及びその近傍の振幅レベルが比較的高
いところではT₀〜T₃の期間に２個のパルスを含むので、
パルス１個の場合に比べてエネルギーが２倍になり、発
音強度も２倍になる。従つて、ビツトシフトしたことに
よる振幅低下が回復される。

階名音発生動作の詳細階名音発生に関して時分割処理回路24がアドレスデータ
発生処理（Ｃ１）、ステツプ幅データ形成処理（Ｃ２）
及び予測値データ発生処理（Ｃ３）を時分割的に実行す
ることは前述した通りである。ここで、各処理（Ｃ１）
〜（Ｃ３）における処理タイミング及び出力タイミング
を前述のタイミング信号T₀〜T₇について示すと、次の第
３表の通りである。

この第３表によれば、処理タイミングに対する出力タイ
ミングの遅れは、第１表の場合と同様であることがわか
る。なお、処理Ｃ２で形成されたステツプ幅データは、
Ｔ_２のタイミングで予測値データ発生処理Ｃ３に供さ
れ、時分割処理回路24から出力されることはない。

第６図において、全加算器82及びシフトレジスタ回路84
は、Ｔ_３のタイミングでは12ビツトのアドレスカウンタ
として使用されて音声データ読出用のアドレスデータD₁
〜D₁₂を送出する。また、全加算器82は、Ｔ_１及びＴ_２
のタイミングでは、加算又は減算処理を行なうのに使用
される。

第４図において、微分回路310は、階名音発生のための
発音可能化信号ＤＫＯを立上り微分して微分出力を発生
する。この微分出力は、Ｒ−Ｓフリツプフロツプ312を
セツトさせるので、フリツプフロツプ312の出力は
“０”になる。この出力はシフトレジスタ314を介し
てＡＮＤゲート316に供給される。

ＡＮＤゲート316にはＯＲゲート318からタイミング信号
T₁、T₂、T₃が供給されているので、ＡＮＤゲート316はT₁、
T₂、T₃のタイミングでそれぞれ出力信号“０”を発生
し、これらの出力信号“０”は順次にＯＲゲート152を
介して第６図の全加算器82に供給される。このため、全
加算器82は、T₁、T₂、T₃のタイミングでそれぞれリセツト
解除される。

アドレスカウンタのＴ_３のチヤンネルは、このようにし
てリセツト解除された後、計数動作を開始する。すなわ
ち、ＡＮＤゲート320はタイミング信号φ_A＋φ_Bに応じ
てＴ_３のタイミングで出力信号“１”を発生し、この出
力信号はＯＲゲート114及び116を介して全加算器82にキ
ヤリイ入力Ｃ_ｉとして供給されるので、アドレスカウン
タのＴ_３のチヤンネルはキヤリイ入力Ｃ_ｉを受取るたび
に計数値が増大する。そして、このような計数動作に基
づく計数データはシフトレジスタ回路84からＴ_５のタイ
ミングでアドレスデータD₁〜D₁₂として第10図のラツチ
回路322に供給される。ラツチ回路322は、タイミング信
号Ｔ_５及びクロツク信号φ_２を入力とするＡＮＤゲート
324の出力信号に応じてラツチ動作を行なうもので、Ｔ
_５及びφ_２のタイミング毎にアドレスデータをラツチす
る。

音声データメモリ326は、一例としてＲＯＭからなるも
ので、これには前述したようにF₂〜F₄の15階名音に対応
した音声データ（シリアルデータ）が記憶されている。
音声データメモリ326からは、ラツチ回路322からのアド
レスデータに応じて15階名音分の音声データが並列的
に、しかも各音毎にビツトシリアル形式で読出され、セ
レクタ328に供給される。

デコーダ330は、音高データＫＰＣ又はＭＰＣをデコー
ドするもので、そのデコード出力をセレクタ328に供給
するようになつている。

セレクタ328は、メモリ326からの読出データのうち、デ
コーダ330の出力が指示する階名に対応した音声データ
を選択するもので、選択された音声データはラツチ回路
332に供給され、Ｔ_５のタイミングでラツチされる。

ラツチ回路332からのビツトシリアル形式の音声データ
は３連続検出回路334に供給され、デイレイ回路336に入
力されると共に排他的ＯＲゲート338の一方の入力端に
入力される。デイレイ回路336はT₂₂のタイミングで入力
を取込み、Ｔ_５のタイミングで送出する２相シフトレジ
スタからなるもので、その出力信号は排他的ＯＲゲート
338の他方の入力端に供給されるようになつている。こ
のため、排他的ＯＲゲート338は、連続する２ビツトの
信号がいずれも“０”又は“１”である場合に出力信号
“０”を発生し、それ以外の場合には出力信号“１”を
送出する。

排他的ＯＲゲート338の出力信号はＯＲゲート340の一方
の入力端に供給されると共に、デイレイ回路342に供給
される。デイレイ回路342は前述のデイレイ回路336と同
様のもので、その出力信号はＯＲゲート340の他方の入
力端に供給されるようになつている。このため、ＯＲゲ
ート340は、排他的ＯＲゲート338の出力信号が“０”で
且つデイレイ回路342の出力信号が“０”の場合、すな
わち連続する３ビツトの信号がいずれも“０”又は
“１”である場合に出力信号“０”を発生し、それ以外
の場合には出力信号“１”を送出する。

このような３連続検出回路334を設けたのは、音声デー
タの信号状態に応じてステツプ幅を変更制御する
（“０”又は“１”が３ビツト続くとステツプ幅を大き
くする）ことを可能にするためである。

ＡＮＤゲート344はタイミング信号Ｔ_１及びφ_A＋φ_Bを
入力とするもので、その出力信号はタイミング信号ＴＭ
１として送出されると共に、ＯＲゲート346を介して出
力信号ＳＯ１として送出される。また、ＡＮＤゲート34
8はＡＮＤゲート344の出力信号に応じてＴ_１及びφ_A＋
φ_Bのタイミングで３連続検出回路334からの出力信号を
送出するもので、この出力信号はＯＲゲート350を介し
て出力信号ＳＯ２として送出される。

ＡＮＤゲート352はタイミング信号Ｔ_２及びφ_A＋φ_Bを
入力とするもので、その出力信号はタイミングＴＭ２と
して送出される。また、ＡＮＤゲート354はＡＮＤゲー
ト352の出力信号に応じてＴ_２及びφ_A＋φ_Bのタイミン
グでラツチ回路332からのビツトシリアル形式の音声デ
ータを送出するもので、この音声データはＯＲゲート34
6を介して出力信号ＳＯ１として送出される一方、ＯＲ
ゲート350を介して出力信号ＳＯ２として送出される。
そして、タイミング信号ＴＭ１及びＴＭ２並びに出力信
号ＳＯ１及びＳＯ２は第６図の回路に供給される。

第６図の回路は、Ｔ_１のタイミングにおいてステツプ幅
データ形成処理を行なう。この処理は、第10図からの信
号ＴＭ１、ＳＯ１及びＳＯ２に基づいて行なわれる。こ
の場合、信号ＴＭ１及びＳＯ１はいずれも第10図のＡＮ
Ｄゲート344の出力信号T₁・（φ_A＋φ_B）からなり、信
号ＳＯ２は第10図の３連続検出回路334の出力信号から
なる。

ステツプ幅演算は、一般に次の(A)及び(B)のようにして
行なわれる。

(A)シリアル音声データにおいて“０”又は“１”が続
く（振幅変化分が大きい）場合 (B)上記(A)以外の場合これらの(1)及び(2)式において、Δ_ｔは今回求めるべき
ステツプ幅、Δ_t-1は前回求めたステツプ幅、Δ_maxはス
テツプ幅の最大値、ｎはステツプ幅の変化速度を決定
し、サンプリング周期を単位とした時定数というべき定
数である。

この実施例では、“０”又は“１”が３個連続した場合
には、上記(1)式を次の(3)式に変形したものに相当する
演算を行ない、それ以外の場合には、上記(2)式を次の
(4)式に変形したものに相当する演算（２の補数加算）
を行なうようにしている。

第６図において、Ｔ_１及びφ_A＋φ_Bのタイミングでは、
セレクタ群356における６個のセレクタがいずれもタイ
ミング信号ＴＭ１からなる選択信号ｂに応じて入力Ｂを
選択する状態になる。このため、シフトレジスタ回路84
の８ステージ目からの前回のステツプ幅データのうち上
位６ビツトのデータ（S₇〜S₁₂に対応）はセレクタ群35
6、ＡＮＤゲート群176を介して排他的ＯＲゲート群358
に供給され、信号ＳＯ１＝“１”に応じて反転処理を受
ける。そして、排他的ＯＲゲート群358からの６ビツト
のデータ（反転処理を受けたデータ）はＯＲゲート群16
8を介して全加算器82に入力B₁〜B₆として供給される。
このとき、全加算器82の入力A₁〜A₁₂としては、シフト
レジスタ回路84の８ステージ目から前回のステツプ幅デ
ータが供給される。

このような状態において、第10図の３連続検出回路334
で“０”又は“１”の３連続を検出したものとすると、
信号ＳＯ２は前述したように“０”になるから全加算器
82のキヤリイ入力Ｃ_ｉ及び入力B₇〜B₁₂はいずれも
“０”である。従つて、前掲の(3)式の演算が実行され
る。また、上記のような３連続を検出しなかつたものと
すると、信号ＳＯ２は“１”であり、この信号“１”は
全加算器82にＯＲゲート114及び116を介してキヤリイ入
力Ｃ_ｉとして入力されると共に、入力B₇〜B₁₂として入
力される。このため、前掲の(4)式の演算が実行され
る。なお、前掲の(3)及び(4)式に関して、定数ｎは上位
６ビツトを下位方向に６ビツトシフトしているので、２
^６となる。

このような演算によれば、３連続検出が続くような場合
（振幅が急激に減少又は増大するような場合）にはステ
ツプ幅は大きくなる一方、“０”と“１”が交互に続く
ような場合（振幅変化がゆるやかな場合）にはステツプ
幅が小さくなり、原音信号に対する予測信号の追従性が
改善される。

Ｔ_２のタイミングにおいて、第６図の回路では、予測値
データ発生処理が行なわれる。この処理は、第10図から
の信号ＴＭ２、ＳＯ１及びＳＯ２に基づいて行なわれ
る。この場合、信号ＴＭ２は第10図のＡＮＤゲート352
の出力信号T₂・（φ_A＋φ_B）からなり、信号ＳＯ１及び
ＳＯ２はいずれもＡＮＤゲート354からのシリアル音声
データからなる。

予測値演算は、信号ＳＯ１及びＳＯ２（シリアル音声デ
ータ）が“０”ならば次の(5)式にしたがつて行なわ
れ、“１”ならば次の(6)式にしたがつて行なわれる。

ここで、Ｓ_ｔは今回求めるべき予測値、S_t-1は前回求め
た予測値、Δ_t-1は前回求めたステツプ幅である。

第６図において、Ｔ_２及びφ_A＋φ_Bのタイミングでは、
セレクタ群356における６個のセレクタがいずれもタイ
ミング信号ＴＭ２からなる選択信号ａに応じて入力Ａを
選択する状態になる。

いま、信号ＳＯ１及びＳＯ２がいずれも“０”であると
すると、シフトレジスタ回路84の１ステージ目からの前
回のステツプ幅データのうち上位６ビツトのデータ（S₇
〜S₁₂に対応）はセレクタ群356、排他的ＯＲゲート群35
8及びＯＲゲート群168を介して全加算器82に入力B₁〜B₆
として供給される。このとき、全加算器82の入力A₁〜A
₁₂としては、シフトレジスタ回路84の８ステージ目から
前回の予測値データが供給される。なお、排他的ＯＲゲ
ート群358では、信号ＳＯ１が“０”なので反転処理は
行なわれない。また、全加算器82のキヤリイ入力Ｃ_ｉ及
び入力B₇〜B₁₂は、信号ＳＯ２が“０”なので、いずれ
も“０”である。従つて、前掲の(5)式の演算が実行さ
れる。

また、信号ＳＯ１及びＳＯ２がいずれも“１”であると
すると、シフトレジスタ回路84の１ステージ目からの前
回のステツプ幅データのうち上位６ビツトのデータ（S₇
〜S₁₂に対応）はセレクタ群356、排他的ＯＲゲート群35
8及びＯＲゲート群168を介して全加算器82に入力B₁〜B₆
として供給される。このとき、排他的ＯＲゲート群358
では、信号ＳＯ２が“１”なので、反転処理が行なわれ
る。また、全加算器82のキヤリイ入力Ｃ_ｉ及び入力B₇〜
B₁₂は、信号ＳＯ２＝“１”に応じていずれも“１”に
なる。さらに、全加算器82の入力A₁〜A₁₂としては、シ
フトレジスタ回路84の８ステージ目から前回の予測値デ
ータが供給される。従つて、前掲の(6)式の演算（２の
補数加算）が実行される。

なお、ＡＮＤゲートＡ_０、ＯＲゲーＯ_１及びＯ_２、イン
バータＩはステツプ幅の最小値を設定するために設けら
れたものである。６ビツトのステツプ幅データのうち上
位５ビツト（S₈〜S₁₂に対応）がいずれも“０”である
と、ＯＲゲートＯ_１の出力信号は“０”になり、この出
力信号“０”はＡＮＤゲートＡ_０を非導通にすると共
に、インバータＩにより信号“１”に変換されてＯＲゲ
ートＯ_２に供給される。従つて、このときにセレクタ群
356を介して送出されるステツプ幅データは、左端を最
下位ビツトとして示すと、「０１００００」となる。

上記のようなステツプ幅及び予測値の演算処理に基づい
てシフトレジスタ回路84からはＴ_４のタイミングで各サ
ンプル点毎の９ビツトの予測値データD₂〜D₁₀が送出さ
れ、第７図の回路に供給される。

第７図の回路において、予測値データD₂〜D₁₀は、Ｔ_４
及びφ_２のタイミングでラツチ回路224にラツチされ
る。このラツチされたデータは２の補数コードのデータ
であり、D₁₀に対応したビツトがサインビツトになつて
いる。このサインビツトの信号ＳＧは、ＡＮＤゲート36
0に供給され、タイミング信号ＴＣ_２とＡＮＤ演算され
る。ＡＮＤゲート360は、タイミング信号ＴＣ_２が
“１”レベルをとるT₄〜T₇の期間に導通し、サインビツ
ト信号ＳＧを送出する。このサインビツト信号ＳＧはＯ
Ｒゲート244を介してＡＮＤゲート246に供給される。

また、ＡＮＤゲート360からのサインビツト信号ＳＧは
ＯＲゲート240を介して反転回路236に供給され、コード
変換処理を制御するのに用いられる。すなわち、サイン
ビツト信号ＳＧが“０”であると、反転回路236はラツ
チ回路224からの８ビツトのデータ（D₂〜D₉に対応）を
そのまま送出する。一方、サインビツト信号ＳＧが
“１”であると、反転回路236はラツチ回路224からの８
ビツトのデータに反転処理を施し且つ最下位ビツトに１
を加算して送出する。この結果、反転回路236からは、
２の補数コードからサインマグニチユードコードにコー
ド変換された８ビツトのデータK₁〜K₈が送出され、シフ
ター回路248に供給される。

シフター回路248は、先にピアノ音発生に関して述べた
ように制御入力Ａ、Ｂ、Ｃのいずれが“１”になるかに
応じて異なつた態様でデータ送出動作を行なうもので、
このシフター回路248からのデータ送出はＡＮＤゲート2
46からのサインビツト信号ＳＧの送出と同期して行なわ
れる。

制御入力Ａは、反転回路236の出力Ｋ_８（最上位ビツ
ト）が“１”になると、“１”になるもので、このよう
に制御入力Ａが“１”になると、シフター回路248は反
転回路236の出力K₃〜K₈からなる６ビツトのデータをT₄
〜T₇の期間中振幅データＡＭとして送出しつづける。ま
た、出力K₈＝“１”はＯＲゲート296を介してＡＮＤゲ
ート246を導通させるので、ＡＮＤゲート246はＯＲゲー
ト244からのサインビツト信号ＳＧをT₄〜T₇の期間中送
出しつづける。

制御入力Ｂは、ＡＮＤゲート288の出力信号からなるも
ので、この出力信号は出力Ｋ_８が“０”で且つ出力Ｋ_７
が“１”のときタイミング信号ＴＣ_０に応じてＴ_５及び
Ｔ_７のタイミングで“１”となる。このため、シフター
回路248からは、制御入力Ｂ＝“１”に基づいて、K₂〜K
₇の６ビツトのデータがT₄〜T₇の期間中Ｔ_５及びＴ_７の
２度のタイミングで振幅データＡＭとして送出される。
また、ＡＮＤゲート288の出力信号“１”はＯＲゲート2
96を介してＡＮＤゲート246を導通させるので、ＡＮＤ
ゲート246からは、ＯＲゲート244からのサインビツト信
号ＳＧがT₄〜T₇の期間中Ｔ_５及びＴ_７の２度のタイミン
グで送出される。

制御入力Ｃは、ＡＮＤゲート292の出力信号からなるも
ので、この出力信号は出力Ｋ_７及びＫ_８が共に“０”の
ときタイミング信号ＴＣ_０及びＴＣ_１に応じてＴ_７のタ
イミングで“１”となる。このため、シフター回路248
からは、制御入力Ｃ＝“１”に基づいて、K₁〜K₆の６ビ
ツトのデータがT₄〜T₇の期間中Ｔ_７のタイミングで振幅
データＡＭとして送出される。また、ＡＮＤゲート292
の出力信号はＯＲゲート296を介してＡＮＤゲート246を
導通させるので、ＡＮＤゲート246からは、ＯＲゲート2
44からのサインビツト信号ＳＧがT₄〜T₇の期間中Ｔ_７の
タイミングで送出される。

上記したいずれかの態様で送出される各サンプル点毎の
６ビツトの振幅データＡＭ及びサインビツト信号ＳＧは
第８図の回路に供給される。

第８図の回路においては、振幅データＡＭのうち上位２
ビツトの信号が第１のデコーダ298に、残り４ビツトの
信号が第２のデコーダ300にそれぞれ入力され、サイン
ビツト信号ＳＧはゲート素子Ｇ_Ｌには直接、ゲート素子
Ｇ_ＨにはインバータＩＶを介してそれぞれ制御入力とし
て供給される。このため、アナログ電圧発生回路302の
出力点Ｍには、入力振幅データＡＭに対応したアナログ
電圧が発生される。

このようにして発生されるアナログ電圧は、第11図に例
示するように、サインビツト信号ＳＧが“０”ならばV
_H1、V_H2のように中間電圧Ｖ_Ｃに関して正側に振れ、サイ
ンビツト信号ＳＧが“１”ならば、V_L1、V_L2のように中
間電圧Ｖ_Ｃに関して負側に振れる。なお、第11図におい
てＷ_Ａは出力点Ｍから順次に送出される電圧V_H1、V_H2…V
_L1、V_L2…からなる予測信号をアナログ信号波形として示
したものである。

出力点Ｍのアナログ電圧は、パルス幅規制回路306によ
り出力タイミングに応じて１個、２個又は４個のパルス
に変換される。この場合のパルス変換動作は、ピアノ音
発生に関して前述したようにクロツク信号φ_１及びφ_２
でゲート素子G₁₁及びG₁₂に交互に切換えるもので、第９
図(d)のT₄〜T₇の期間に出力点Ｍからアナログ電圧がＴ
_７のタイミングで発生されたときは１パルスを、Ｔ_５及
びＴ_７の２度のタイミングで発生されたときは２パルス
を、T₄、T₅、T₆及びＴ_７の４度のタイミングで発生された
ときは４パルスをそれぞれ発生させるようにして行なわ
れる。すなわち、第11図において、レベルＬ_１以下のア
ナログ電圧（第７図のデータK₁〜K₆に対応）はＴ_７のタ
イミングで１個のパルスとして送出され、レベルＬ_１よ
り上でレベルＬ_２以下のアナログ電圧（第７図のデータ
K₂〜K₇に対応）はＴ_５及びＴ_７の２度のタイミングで２
個のパルスとして送出され、レベルＬ_２より上のアナロ
グ電圧（第７図のデータK₃〜K₈に対応）はT₄、T₅、T₆及び
Ｔ_７の４度のタイミングで４個のパルスとして送出され
る。

上記の結果、パルス幅規制回路306からは、中間電圧Ｖ
_Ｃに関して正負に振れるパルス列からなる例えば階名
「ド」に対応した予測信号が得られる。この予測信号
は、先にピアノ音発生に関して述べたと同様にしてバツ
フアアンプ308、第１図の出力アンプ38等を介してスピ
ーカ40に供給され、階名音として発音される。この場
合、予測信号はT₄〜T₇の期間に２個のパルスを含むとこ
ろでは発音強度が２倍になり、T₄〜T₇の期間に４個のパ
ルスを含むところでは発音強度が４倍となるので、ビツ
トシフトしたことによる振幅低下が回復される。

なお、第６図において、全加算器82の出力S₁₂がＴ_３の
タイミングで“１”になると、ＡＮＤゲート362が出力
信号“１”を発生する。この出力信号“１”は読出完了
信号ＳＲＥとして第４図の回路に供給され、シフトレジ
スタ364を介してフリツプフロツプ312をリセツトさせ
る。このため、フリツプフロツプ312の出力は“１”
になり、この出力はシフトレジスタ314を介してＡＮ
Ｄゲート316に供給される。そして、ＡＮＤゲート316は
ＯＲゲート318からのタイミング信号T₁、T₂、T₃に応じて
順次に出力信号“１”を発生し、これらの信号“１”は
ＯＲゲート152を介してリセツト信号ＲＳＴとして全加
算器82に供給される。この結果、全加算器82は、第10図
の音声データメモリ326のための最終読出番地を示すア
ドレスデータを送出した後、T₁、T₂、T₃のタイミングで順
次にリセツトされ、これによつて１階名音分の階名音発
生動作が完了したことになる。この後は、階名音発生の
ための発音可能化信号ＤＫＯが発生されるたびに、上記
のような階名音発生動作が行なわれる。

〔発明の効果〕

以上のように、この発明のよれば、１つの時分割計数手
段の異なる計数チャンネルを用いて音源信号形成のめの
計数処理およびエンベロープ信号形成のための計数処理
を行うことにより、簡単な構成で楽音発生を可能とした
ので、小型かつ安価な電子楽器を実現できる効果が得ら
れるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例による電子楽器の回路構
成を示すブロツク図、第２図は、タイミング信号発生回路の回路図、第３図は、各種のタイミング信号を示すタイムチヤー
ト、第４図は、演奏データ発生回路の回路図、第５図(a)及び(b)は、演奏データのフオーマツト図、第６図は、時分割処理回路の回路図、第７図は、時分割出力回路の回路図、第８図は、Ｄ／Ａ変換回路の回路図、第９図(a)〜(d)は、ピアノ音発生に関するＤ／Ａ変換動
作を説明するための信号波形図、第10図は、音声データ発生回路の回路図、第11図は、階名音発生に関するＤ／Ａ変換動作を説明す
るための信号波形図である。 10……モード選択回路、20……鍵盤回路、22……演奏デ
ータ発生回路、24……時分割処理回路、26,42……セレ
クタ、30……分周制御データメモリ、32……時分割出力
回路、36……Ｄ／Ａ変換回路、40……スピーカ、46……
音声データ発生回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭57−111595（ＪＰ，Ａ) 特開昭57−161896（ＪＰ，Ａ) 特開昭58−11986（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】(a)多ビットの全加算器と複数ステージ／
多ビットのシフトレジスタとを組合せて構成された時分
割動作可能な複数の計数チャンネルを有する時分割計数
手段と、 (b)前記複数の計数チャンネルのうちの１つの計数チャ
ンネルを所定のチャンネルタイミング毎に使用して被計
数信号を計数することにより所望の音高を有する音源信
号を形成する音源形成手段と、 (c)前記複数の計数チャンネルのうちの他の１つの計数
チャンネルを前記所定のチャンネルタイミングとは異な
るチャンネルタイミング毎に使用して被計数信号を計数
することにより所望の楽音エンベロープを表わすエンベ
ロープ信号を形成するエンベロープ形成手段と、 (d)前記音源形成手段からの音源信号に対して前記エン
ベロープ形成手段からのエンベロープ信号の表わす楽音
エンベロープを付与することにより楽音信号を発生する
楽音発生手段とをそなえた電子楽器。