JPH023197B2

JPH023197B2 -

Info

Publication number: JPH023197B2
Application number: JP57230984A
Authority: JP
Inventors: Kazufumi Takeuchi
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1982-12-28
Filing date: 1982-12-28
Publication date: 1990-01-22
Also published as: JPS59121395A

Description

【発明の詳細な説明】この発明は電子楽器において用いられるエンベ
ロープ信号発生装置に関する。

電子楽器における楽音信号のオン／オフ制御方
式には、楽音信号をキースイツチによつて直接開
閉制御する直接開閉方式と、キースイツチのオ
ン／オフに基づいてエンベロープ信号を作成し、
このエンベロープ信号によつて楽音信号を制御す
る間接開閉方式とがある。前者は旧式の電子楽器
において用いられていた方式で、発生楽音が単調
な楽音となる欠点があり、このため最近は大部分
の電子楽器において後者の方式が用いられてい
る。しかしながら、前者の直接開閉方式の場合、
キースイツチのチヤタリング等によつて、楽音信
号の立上りおよび立下りにクリツク（不規則変
化）が付与され、これが特にジツズ、ロツク等の
演奏の場合に、発生楽音に好ましい効果を与えて
いた。

そこでこの発明は、発生楽音にクリツクを自動
的に付与することを可能とするエンベロープ信号
発生装置を提供するもので、第１発明は、順次増
加するアタツク部と、順次減少するデイケイ部と
を有する複数ビツトからなるエンベロープデータ
を発生するエンベロープデータ発生手段と、前記
エンベロープデータに基づいてクリツク付与タイ
ミングを検出する検出手段と、前記検出手段の検
出出力に基づき前記クリツク付与タイミングにお
いて前記エンベロープデータの少なくとも２ビツ
トの信号を交互に入れ換える処理または少なくと
も１ビツトの信号を反転する処理を行なうクリツ
ク付与手段とを具備し、前記エンベロープデータ
を前記クリツク付与手段を介してエンベロープ信
号として発生するようにしたことを特徴とする。

第２発明は、複数ビツトからなるアドレスデー
タを発生するアドレスデータ発生手段と、エンベ
ロープデータを予め記憶し、前記アドレスデータ
によつてアドレス指定が行なわれる記憶手段とを
備え、前記記憶手段から読み出された前記エンベ
ロープデータをエンベロープ信号として発生する
ように構成されたエンベロープ信号発生装置にお
いて、前記アドレスデータ発生手段と前記記憶手
段との間の信号経路に挿入されたクリツク付与手
段と、前記アドレスデータに基づいてクリツク付
与タイミングを検出する検出手段と、を更に設
け、前記クリツク付与手段は、前記検出手段の検
出出力に基づき前記クリツク付与タイミングにお
いて前記信号経路における少なくとも２ビツトの
信号を交互に入れ換える処理または少なくとも１
ビツトの信号を反転する処理を行なうようにした
ことを特徴とする。

また第３発明は、演算手段と、入力データをク
ロツクパルスに従つて一時記憶する記憶手段とを
備え、前記演算手段は、前記記憶手段の出力デー
タに対して所定値を加算または減算して複数ビツ
トからなる演算結果データを前記記憶手段に出力
するように構成され、前記演算結果データに基づ
きエンベロープ信号を発生するようにしたエンベ
ロープ信号発生装置において、前記演算手段と前
記記憶手段との間の信号経路に挿入されたクリツ
ク付与手段と、前記演算結果データまたは前記記
憶手段の出力データに基づいてクリツク付与タイ
ミングを検出する検出手段と、を更に設け、前記
クリツク付与手段は、前記検出手段の検出出力に
基づき前記クリツク付与タイミングにおいて前記
信号経路における少なくとも２ビツトの信号を交
互に入れ換える処理または少なくとも１ビツトの
信号を反転する処理を行なうようにしたことを特
徴とする。

以下、図面を参照しこの発明の実施例について
説明する。

第１図はこの発明の第１の実施例の構成を示す
ブロツク図であり、この図において符号１はエン
ベロープデータ発生回路（以下、EGと略称する）
である。このEG１は外部の鍵盤回路等から供給
されるキーオン信号KON（第２図イ参照）に基づ
いて、第２図ロに示すようにその値が順次変化す
る８ビツトのエンベロープデータEDを発生し、
順次出力する。この場合、キーオン信号KONは
鍵盤キーがオン状態にあるタイミングを示す信号
である。また、エンベロープデータEDは第２図
ロに示すように、キーオン信号KONが立上つた
時点以降順次単調に増加し（アタツク部AT）、
一定値に達した時点以降その一定値を続け（サス
テイン部ST）、キーオン信号KONが立下つた時
点以降順次単調に減少する（デイケイ部DC）。そ
して、このエンベロープデータEDの上位４ビツ
トの信号b₈〜b₅が出力端子２へ供給され、また下
位４ビツトの信号b₄〜b₁が信号系路S₁およびS₂へ
並列に供給される。

信号系路S₁へ供給されたビツト信号b₄〜b₁は
各々同系路S₁を介してセレクタ３の入力端子A₄
〜A₁へ供給される。また、信号系路S₂へ供給さ
れたビツト信号b₄〜b₁は同系路S₂を介してクリツ
ク回路４へ供給される。クリツク回路４は４個の
イクスクルーシブオアゲート（以下、EXORと
略称する）4a〜4dから構成されるもので、
EXOR４ａ〜４ｄの各第１入力端へビツト信号b₄
〜b₁が供給され、各第２入力端へアンドゲート５
の出力が供給され、また、各出力端から出力され
る信号が各々セレクタ３の入力端子B₄〜B₁へ供
給される。また、信号系路S₂にはクリツクタイミ
ング検出回路７が設けられている。このクリツク
タイミング検出回路７は、ビツト信号b₄，b₃，b₂
を各々反転し、ビツト信号₄，₃，₂として出力
するインバータ８〜１０と、ビツト信号₄，b₃，
b₂のアンドをとるアンドゲート１１と、ビツト信
号b₄，₃，₂のアンドをとるアンドゲート１２
と、アンドゲート１１，１２の各出力のオアをと
るオアゲート１３とから構成されるもので、ビツ
ト信号b₄〜b₁が第３図に示す範囲CLI内の場合、
すなわち、10進数で「６〜９」の場合にのみ、オ
アゲート１３から“１”信号を出力する。すなわ
ち、ビツト信号b₄〜b₁が“0110”（「６」）の場合
および“0111”（「７」）の場合はアンドゲート１
１の出力が“１”信号となり、また、ビツト信号
b₄〜b₁が“1000”（「８」）の場合および“1001”
（「９」）の場合はアンドゲート１２の出力が“１”
信号となり、したがつて、これらの場合のみオア
ゲート１３の出力が“１”信号となる。そして、
このオアゲート１３の出力がアンドゲート５の第
１入力端へ供給される。アンドゲート５はオアゲ
ート１３の出力と、その第２入力端へ供給される
クリツク付与制御信号CLとのアンドをとるもの
で、その出力は前述したクリツク回路４へ供給さ
れると共に、アンドゲート１４の第１入力端へ供
給される。アンドゲート１４は、アンドゲート５
の出力と、クリツク付与制御信号CLとのアンド
をとる回路であり、その出力はセレクタ３の端子
SBへ供給されると共に、インバータ１６を介し
てセレクタ３の端子SAへ供給される。セレクタ
３は、その端子SAへ“１”信号（端子SBへ
“０”信号）が供給された時は、その入力端子A₄
〜A₁に得られる信号を出力端子C₄〜C₁から出力
し、また、端子SBへ“１”信号（端子SAへ
“０”信号）が供給された時は、その入力端子B₄
〜B₁に得られる信号を出力端子C₄〜C₁から出力
する。このセレクタ３の出力端子C₄〜C₁から出
力された各信号は各々出力端子２へ供給され、
EG１から供給されるビツト信号b₈〜b₅と共にエ
ンベロープ信号ESとして楽音信号形成部（図示
略）へ出力される。

次に、上記構成による回路の動作を説明する。
まず、クリツク付与制御信号CLが“０”信号の
時は、アンドゲート１４の出力が“０”となり、
したがつて、セレクタ３の端子SAへ“１”信号、
端子SBへ“０”信号が各々供給される。この結
果、EG１から出力されたエンベロープデータED
の下位４ビツトの信号b₄〜b₁が信号系路S₁および
セレクタ３を介して出力端子２へ供給される。す
なわち、クリツク付与制御信号CLが“０”信号
の時はエンベロープデータEDと出力端子２から
出力されるエンベロープ信号ESとが同一となり、
エンベロープ信号ESにクリツクが付与されるこ
とはない。

次に、クリツク付与制御信号CLが“１”信号
の時の動作を説明する。まず、エンベロープデー
タEDのビツト信号b₄〜b₁が第３図に示す範囲D₁
およびD₂内の場合、すなわち、10進数で「０〜
５」および「10〜15」の場合はオアゲート１３の
出力が“０”信号となり、アンドゲート５の出力
が“０”信号となり、アンドゲート１４の出力が
“０”信号となり、セレクタ３の端子SAへ“１”
信号が供給される。この結果、ビツト信号b₄〜b₁
が信号系路S₁およびセレクタ３を介してセレクタ
３の出力端子C₄〜C₁から出子される。すなわち、
この場合、第３図に示すようにビツト信号b₄〜b₁
と、出力端子C₄〜C₁から出力される各信号とが
各々同一となる。一方、ビツト信号b₄〜b₁が第３
図に示す範囲CLI内の場合は、オアゲート１３の
出力が“１”信号となり、したがつて、アンドゲ
ート５の出力が“１”信号となる。そして、この
“１”信号がクリツク回路４のEXOR４ａ〜４ｄ
の各第２入力端へ供給されると、EXOR４ａ〜
４ｄの各第１入力端へ供給されているビツト信号
b₄〜b₁が各々EXOR４ａ〜４ｄによつて反転され
て、セレクタ３の入力端子B₄〜B₁へ供給される。
また、アンドゲート５から出力された“１”信号
がアンドゲート１４へ供給されると、アンドゲー
ト１４から“１”信号が出力され、したがつて、
セレクタ３の端子SAへ“０”信号、端子SBへ
“１”信号が各々供給される。これにより、セレ
クタ３の入力端子B₄〜B₁に得られる信号（ビツ
ト信号b₄〜b₁を各々反転した信号）がセレクタ３
の出力端子C₄〜C₁から出力される。すなわち、
ビツト信号b₄〜b₁が10進数で「６」，「７」，「８」，
「９」と変化すると、セレクタ３の出力端子C₄〜
C₁からは、第３図に示すように10進数で「９」，
「８」，「７」，「６」が出力される。

しかして、第２図ロに示すアタツク部ATにお
いて、ビツト信号b₄〜b₁が「０」から「15」（10
進数）へ順次変化した場合、セレクタ３の出力端
子C₄〜C₁から第３図および第４図に示す各値が
順次出力される。そして、第４図から明らかなよ
うに、ビツト信号b₄〜b₁が「５」〜「10」の範囲
において、エンベロープ信号ESにクリツクが付
与される。なお、デイケイ部DCにおいても同様
のクリツクが付与されることは勿論である。

次に、この発明の第２の実施例について説明す
る。第５図はこの発明の第２の実施例の構成を示
すブロツク図であり、この図に示す実施例が第１
図に示すものと異なる点は、信号系路S₁に切換回
路１８が介挿されている点である。すなわち、信
号系路S₁へ供給されたビツト信号b₄〜b₁は各々切
換回路１８の入力端子I₄〜I₁へ供給され、切換回
路１８の出力端子O₄〜O₁に得られる信号が各々
セレクタ３の入力端子A₄〜A₁へ供給される。こ
こで、切換回路１８の入力端子I₄と出力端子O₁と
が切換回路１８の内部において接続され、また、
入力端子I₃，I₂，I₁が各々出力端子O₄，O₃，O₂に
接続されている。この切換回路１８を信号系路S₁
に介挿したことにより、ビツト信号b₄〜b₁が各々
セレクタ３の入力端子A₁，A₄，A₃，A₂へ供給さ
れる。

しかして、ビツト信号b₄〜b₁が10進数で「０」
から「５」へ順次変化した場合（第６図に示す範
囲D₁）、セレクタ３の出力端子C₄〜C₁からは切換
回路１８の出力、すなわち、第６図および第７図
に示すように「０」，「２」，「４」，「６」，「８」
，
「10」が順次出力され、ビツト信号b₄〜b₁が「６」
から「９」へ順次変化した場合（第６図に示す範
囲CLI）は、セレクタ３からクリツク回路４の出
力、すなわち、第３図の場合と同様に「９」，
「８」，「７」，「６」が順次出力され、また、ビツ
ト信号b₄〜b₁が「10」〜「15」へ順次変化した場
合（第６図に示す範囲D₂）は、セレクタ３から
切換回路１８の出力、すなわち「５」，「７」，
「９」，「11」，「13」，「15」が順次出力される。こ
れにより、エンベロープ信号ESにクリツクが付
与される。なお、この第２の実施例の方が、前述
した第１の実施例より自然なクリツクを楽音に付
与することができる。

次に、この発明の第３の実施例について説明す
る。第８図はこの発明の第３の実施例の構成を示
すブロツク図であり、この図において符号２０は
アドレスデータ発生回路である。このアドレスデ
ータ発生回路２０は、キーオン信号KONに基づ
いて、順次増加する８ビツトのアドレスデータ
ADを出力する回路であり、出力されたアドレス
データADの上位４ビツトの信号b₈〜b₅が直接波
形メモリ２１のアドレス端子２１ａへ供給され、
また下位４ビツトの信号b₄〜b₁がクリツク制御回
路２２を介して波形メモリ２１のアドレス端子２
１ａへ供給される。ここで、アドレス端子２１ａ
へ供給されるデータをアドレスデータAD′とす
る。クリツク制御回路２２は第１図におけるブロ
ツクG₁内の回路と全く同一構成の回路である。
なお、クリツク制御回路２２として第５図に示す
回路を用いてもよい。波形メモリ２１は第２図ロ
に示すエンベロープデータEDのアタツク部AT
およびデイケイ部DCの各瞬時値が予めアナログ
信号あるいはデイジタル信号によつて記憶されて
いるメモリであり、アドレス端子２１ａへ供給さ
れるアドレスデータAD′に基づいて各記憶内容が
読出され、エンベロープ信号ESとして出力され
る。

以上の構成において、アドレスデータ発生回路
２０は、キーオン信号KONが立上つた時点以降
順次増加するアドレスデータADを出力し、アド
レスデータADが一定データに達した時点以降そ
の一定データを連続的に出力し、キーオン信号
KONが立下つた時点以降、再び順次増加するア
ドレスデータADを出力する。なお、上述した一
定データとは、第２図ロに示すアタツク部ATの
最大値が記憶されている波形メモリ２１のアドレ
スと同一のデータである。ここで、クリツク付与
制御信号CLが“０”信号にある場合は、第１図
の場合と同様にアドレスデータADとAD′とが同
一となり、したがつて、波形メモリ２１から第２
図ロに示すように順次単調に増加するアタツク部
ATと、単調に減少するデイケイ部DCとを有す
るエンベロープ信号ESが出力される。一方、ク
リツク付与制御信号CLが“１”信号にある場合
は、アドレスデータADが単調増加する際、アド
レスデータAD′が第４図に示したように不規則に
変化し、この結果、波形メモリ２１内の各データ
の読出し順序が変化し、これにより、エンベロー
プ信号ESのアタツク部およびデイケイ部にクリ
ツクが付与される。

なお、上述した第１〜第３の実施例におけるク
リツク付与制御信号CLは、電子楽器の演奏者が
手動スイツチによつて設定するようにしてもよ
く、あるいは、電子楽器の音色選択に応じて、例
えばフルートおよびオルガンの音色が選択された
場合は“１”信号になるように自動設定してもよ
い。また、エンベロープ信号ESのアタツク部
（またはデイケイ部）にのみクリツクを付与する
ようクリツク付与制御信号CLの設定回路を構成
してもよい。

また、上述した第１〜第３の実施例においては
信号系路S₁，S₂を２系路としたが、これを３系
路、４系路……とし、また、各系路に各々クリツ
ク付与手段（クリツク回路４、切換回路１８等）
を介挿し、各系路を各々エンベロープデータED
（アドレスデータAD）の値に応じて択一的に選
択するようにしてもよい。

また、上述した実施例においては、エンベロー
プデータED（または、アドレスデータAD）の下
位４ビツトにクリツクを与えるようにしたが、こ
れに限らず例えば全ビツトにクリツクを与えるよ
うにしてもよい。

なお、この発明によるエンベロープ信号発生装
置は、音量のみならず、音高、音色等を制御する
場合にも勿論適用することができる。

次に、この発明の第４の実施例によるエンベロ
ープ信号発生装置について説明する。第９図は同
装置の構成を示すブロツク図であり、この図にお
いてアタツクパルス発生器３１から所定周波数で
発生されるアタツクパルスACP（このアタツクパ
ルスACPのパルス幅は、後述するクロツクパル
スφのパルス幅と同一とする）は、アンドゲート
３２に入力される。このアンドゲート３２は、押
鍵にともない発生されるキーオン信号KONおよ
び後述する検出信号X₁をインバータ３３により
反転した信号₁によりゲート制御される。換言
すればこのアンドゲート３２は、アタツク期間中
動作可能となつて前記アタツクパルスACPを通
過させるもので、このときこのアタツクパルス
ACPは、オアゲート３４を介して加算器３５の
１ビツト目の入力端A₁に送られる。

デイケイパルス発生器３６から所定周波数で発
生されるデイケイパルスDCPは、アンドゲート
３７に入力される。この場合、デイケイパルス
DCPの周波数は、前記アタツクパルスACPの周
波数と異なり、デイケイパルスDCPの周波数の
方がアタツクパルスACPの周波数より低く選ば
れている。まデイケイパルスDCPのパルス幅は、
前記クロツクパルスφと同一である。

アンドゲート３７は、前記キーオン信号KON
をインバータ３８により反転した信号およ
び後述する検出信号X₂をインバータ３９により
反転した信号₂によりゲート制御される。換言
すればこのアンドゲート３７はデイケイ期間中動
作可能になつて前記デイケイパルスDCPを通過
させるもので、このときこのデイケイパルス
DCPは、オアゲート３４を介して加算器３５の
１ビツト目の入力端A₁に送られるほかに、２ビ
ツト目〜８ビツト目の入力端A₂〜A₈に直接送ら
れる。更に加算器３５の１〜８ビツト目の入力端
B₁〜B₈には、シフトレジスタ４０の各ビツトの
出力端RO₁〜RO₈からの出力信号ES₁〜ES₈が入
力されている。加算器３５はその入力端A₁〜A₈
に入力される信号と入力端B₁〜B₈に入力される
信号との加算演算を実行するもので、その加算出
力（８ビツトにより表わされる加算値）は該加算
器３５の出力端C₁〜C⁸から出力される。そして、
加算器３５の出力端C₁から出力された信号はセ
レクタ４１の入力端A₁へ供給されると共に、切
換回路４２を介してセレクタ４１の入力端B₂へ
供給され、加算器３５の出力端C₂から出力され
た信号はシフトレジスタ４０の入力端RI₂へ供給
され、出力端C₃から出力された信号はセレクタ
４１の入力端A₂へ供給されると共に、切換回路
４２を介してセレクタ４１の入力端B₁へ供給さ
れ、また、出力端C₄〜C₈から出力された信号が
各々シフトレジスタ４０の入力端RI₄〜RI₈へ供
給される。セレクタ４１は、その端子SAへ“１”
信号が供給された場合は、入力端A₁，A₂に得ら
れる信号を各々出力端C₁，C₂から出力し、また、
その端子SBへ“１”信号が供給された場合は、
入力端B₁，B₂に得られる信号を各々出力端C₁，
C₂から出力するもので、端子SAへはアンドゲー
ト４６の出力信号がインバータ４３を介して供給
され、端子SBへはアンドゲート４６の出力信号
が直接供給され、また、出力端C₁，C₂から出力
された信号がシフトレジスタ４０の入力端RI₁，
RI₃へ各々供給される。シフトレジスタ４０は、
１ステージ８ビツトのシフトレジスタであり、各
入力端RI₁〜RI₈へ供給された信号をクロツクパ
ルスφに基づいて読込み、各出力端RO₁〜RO₈か
ら出力する。このシフトレジスタ４０の各ビツト
出力信号ES₁〜ES₈がエンベロープ信号ESとして
楽音信号形成部へ出力される。

クリツクタイミング検出回路４７は、第１図ま
たは第５図の検出回路７と同様の機能を実行する
もので、エンベロープ信号ESの下位の１乃至複
数のビツト信号（あるいは加算器３５の出力デー
タの下位の１乃至複数のビツト信号）を入力し、
このビツト信号に基づきエンベロープ信号ESに
クリツクを付与するタイミングを検出して“１”
信号を出力する。この実施例においては、エンベ
ロープ信号ESの下位４ビツト目の信号ES₄が検出
回路４７に入力されており、検出回路４７は信号
SE₄が“１”のときは“１”信号を出力し、また
信号ES₄が“０”のときは“０”信号を出力して
アンドゲート４６の第１入力端に供給する。アン
ドゲート４６は上記の検出回路４７の出力とその
第２入力端に供給されるクリツク付与制御信号
CLとのアンドをとるもので、その出力は前述の
ようにセレクタ４１の端子SBへ供給させると共
に、インバータ４３を介してセレクタ４１の端子
SAへ供給される。

アンドゲート４４はシフトレジスタ４０から出
力される信号ES₂〜ES₈のアンドをとる回路であ
り、その出力は信号X₁としてインバータ３３へ
供給される。ノアゲート４５は信号ES₁〜ES₈の
ノア条件をとる回路であり、その出力は信号X₂
としてインバータ３９へ供給される。

次に、上記構成による装置の動作について説明
する。最初に、クリツク付与制御信号CLが“０”
信号の場合について説明する。この場合、アンド
ゲート４６の出力が“０”信号となるので、セレ
クタ４１の端子SA，SBへ各々“１”信号、“０”
信号が印加され、したがつて、セレクタ４１の入
力端A₁，A₂へ供給される信号が各々出力端C₁，
C₂から出力される。すなわち、この場合加算器
３５の出力端C₁〜C₈から出力される各信号が
各々シフトレジスタ４０の入力端RI₁〜RI₈へ供
給される。

さて、初期状態においては、シフトレジスタ４
０がクリア状態にある。したがつて、アンドゲー
ト４４の出力信号X₁が“０”信号、ノアゲート
４５の出力信号X₂が“１”信号にあり、この結
果、アンドゲート３２の第３入力端、アンドゲー
ト３７の第３入力端へ各々“１”信号、“０”信
号が供給される。また、初期状態においては、キ
ーオン信号KONが“０”信号にあり、したがつ
て、アンドゲート３２の第２入力端へ“０”信
号、アンドゲート３７の第２入力端へ“１”信号
が各々供給される。すなわち、初期状態において
は、アンドゲート３２，３７が共に閉状態にあ
る。

次に、鍵盤キーが操作され、これにより、キー
オン信号KONが“１”信号に立上ると、アンド
ゲート３２が開状態となり、アタツクパルス
ACPがアンドゲート３２、オアゲート３４を介
して加算器３５の入力端A₁へ供給される。なお
この場合、アンドゲート３７はその第２入力端へ
“０”信号が供給されることから閉状態を続け、
したがつて加算器３５の入力端A₂〜A₈へは各々
“０”信号が供給される。アタツクパルスACPの
最初のパルスが加算器３５の入力端A₁へ供給さ
れると、加算器３５の入力端A₈〜A₁のデータが
“00000001”（10進数：「１」）となる。この時、加
算器３５の入力端B₈〜B₁へはデータ“00000000”
（「０」）が供給されており、したがつて、加算器
３５の出力端C₁〜C₈からデータ「１」が出力さ
れ、シフトレジスタ４０の入力端RI₁〜RI₈へ供
給される。そして、このデータ「１」はクロツク
パルスφによつてシフトレジスタ４０に読込ま
れ、その出力端RO₁〜RO₈からエンベロープ信号
ESとして出力されると共に、加算器３５の入力
端B₁〜B₈へ供給される。

次に、アタツクパルスACPの第２番目のパル
スが加算器３５の入力端A₁へ供給されると、加
算器３５の出力端C₁〜C₈からデータ「２」が出
力され、シフトレジスタ４０へ供給される。そし
て、このデータ「２」はシフトレジスタ４０に読
込まれ、エンベロープ信号ESとして出力される
と共に、加算器３５の入力端B₁〜B₈へ供給され
る。以下同様にして、アタツクパルスACPが加
算器３５の入力端A₁へ供給される毎に、シフト
レジスタ４０から、順次値が「１」ずつ増加する
エンベロープ信号ESが出力される。

そして、エンベロープ信号ESがデータ
“11111110”（「254」）に達すると、アンドゲート
４４の出力信号X₁が“１”信号となり、したが
つて、アンドゲート３２の第３入力端へ“０”信
号が供給され、アンドゲート３２が閉状態とな
る。この結果、以後、アタツクパルスACPが加
算器３５の入力端A₁へ供給されなくなり、加算
器３５の入力端A₁〜A₈へ連続的にデータ「０」
が供給される。これにより、以後、エンベロープ
信号ES「254」が加算器３５の入力端B₁〜B₈→加
算器３５の出力端C₁〜→C₈→シフトレジスタ４
０の入力端RI₁〜RI₈→シフトレジスタ４０の出
力端RO₁〜RO₈の経路で循環保持される。すなわ
ち、エンベロープ信号ESとしてデータ「254」が
連続的に出力される（第２図におけるサステイン
部ST）。

次に、キーオン信号KONが“０”信号に立下
ると、アンドゲート３７の第２入力端へ“１”信
号が供給され、アンドゲート３７が開状態とな
り、以後、デイケイパルスDCPがアンドゲート
３７から出力される。なお、キーオン信号KON
が“０”信号に立下ると、アンドゲート３２の第
２入力端へ“０”信号が供給され、したがつて、
アンドゲート３２が以後も閉状態を続ける。

デイケイパルスDCPの最初のパルスがアンド
ゲート３７から出力されると、加算器３５の入力
端A₁〜A₈へ各々“１”信号が供給される。すな
わち、入力端A₁〜A₈へデータ“11111111”
（「255」）が供給される。一方、この時加算器３５
の入力端B₁〜B₈へは前述したエンベロープ信号
ES「254」が供給されている。この結果、加算器
３５の出力がデータ「253」となり、このデータ
「253」がシフトレジスタ４０に読込まれ、エンベ
ロープ信号ESとして出力されると共に、加算器
３５の入力端B₁〜B₈へ供給される。以後、デイ
ケイパルスDCPがアンドゲート３７から出力さ
れる毎にエンベロープ信号ESが「１」ずつ順次
減少する。そして、エンベロープ信号ESが「０」
になると、ノアゲート４５の出力信号X₂が“１”
信号となり、したがつて、アンドゲート３７の第
３入力端へ“０”信号が供給され、アンドゲート
３７が閉状態となる。以後、キーオン信号KON
が再び立上るまでエンベロープ信号ESがデータ
「０」の状態を続ける。

次に、クリツク付与制御信号CLが“１”信号
にある場合について説明する。この場合、エンベ
ロープ信号ESの下位４ビツト目の信号ES₄が
“０”の間（すなわち、第１０図に示す範囲D₁）
は検出回路４７の出力信号が“０”信号であるか
らアンドゲート４６の出力も“０”信号となり、
セレクタ４１の端子SAに“１”信号が、端子SB
に“０”信号が各々供給される。この結果、セレ
クタ４１の入力端A₁，A₂に得られる信号が各々
セレクタ４１の出力端C₁，C₂から出力される。
従つて、この場合の動作は、上述した制御信号
CLが“０”の場合と同様になり、エンベロープ
信号ESは「０」，「１」，「２」……「７」と順次
増加していく（第１０図、第１１図）。そして、
エンベロープ信号ESが「８」になつてその第４
ビツト目の信号ES₄が“１”になると、検出回路
４７の出力が“１”信号となり、アンドゲート４
６の出力が“１”信号となる。これにより、セレ
クタ４１の端子SA，SBへ各々“０”信号、“１”
信号が供給されることから、セレクタ４１の入力
端B₁，B₂に得られる信号が各々セレクタ４１の
出力端C₁，C₂から出力される。すなわち、加算
器３５の出力端C₁，C₃から出力された信号が
各々シフトレジスタ４０の入力端RI₃，RI₁へ供
給される。したがつて、詳しい説明は省略する
が、エンベロープ信号ESは第１０図のCLSの範
囲に示すように「８」→「12」→「13」→「11」
→「９」→「10」→「14」→「15」と変化し、ク
リツクが付与された状態となる（第１１図参照）。
そして、エンベロープ信号ESが「16」になつて
信号ES₄が再び“０”になると、第１０図のD₁の
範囲の場合と同様に、エンベロープ信号ESは
「16」→「17」→「18」……と「１」づつ変化す
る。このような動作が信号ES₄の状態に応じて繰
り返えされ、所定のタイミングでクリツクが付与
されてアタツク部ATが形成される。なお、デイ
ケイ部DCにおいても同様のクリツクが付与され
ることは勿論である。

このように、第９図に示すエンベロープ信号発
生装置においても、クリツク付与制御信号CLを
“０”とすればクリツクが付与されないエンベロ
ープ信号ESを、“１”とすればクリツクが付与さ
れたエンベロープ信号ESを各々発生することが
できる。

なお、第９図の構成において、切換回路４２お
よびセレクタ４１の代わりに第１図および第５図
で示したクリツク回路４およびセレクタ３を用い
るようにしてもよい。

以上説明したように、この発明によれば、楽音
信号に極めて簡単な構成で自動的にクリツクを付
与することができる効果がある。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示す
ブロツク図、第２図は同実施例におけるキーオン
信号KONおよびエンベロープデータEDの波形を
示す波形図、第３図および第４図は各々同実施例
におけるエンベロープデータEDのビツト信号b₄
〜b₁とセレクタ３の出力端子C₄〜C₁の信号との
関係を示す図表およびグラフ、第５図はこの発明
の第２の実施例の構成を示すブロツク図、第６図
および第７図は各々同実施例におけるエンベロー
プデータEDのビツト信号b₄〜b₁とセレクタ３の
出力端子C₄〜C₁の信号との関係を示す図表およ
びグラフ、第８図はこの発明の第３の実施例の構
成を示すブロツク図、第９図はこの発明の第４の
実施例の構成を示すブロツク図、第１０図および
第１１図は各々同実施例におけるエンベロープ信
号ESのアタツク部の変化の様子を示す図表およ
びグラフである。１……エンベロープデータ発生回路、３……セ
レクタ、４……クリツク回路、７……クリツクタ
イミング検出回路、１８……切換回路、２０……
アドレスデータ発生回路、２１……波形メモリ、
２２……クリツク制御回路、S₁，S₂……信号系
路、３５……加算器、４０……シフトレジスタ、
４１……セレクタ、４２……切換回路、４７……
クリツクタイミング検出回路。

Claims

【特許請求の範囲】１順次増加するアタツク部と、順次減少するデ
イケイ部とを有する複数ビツトからなるエンベロ
ープデータを発生するエンベロープデータ発生手
段と、前記エンベロープデータに基づいてクリツク付
与タイミングを検出する検出手段と、前記検出手段の検出出力に基づき前記クリツク
付与タイミングにおいて前記エンベロープデータ
の少なくとも２ビツトの信号を交互に入れ換える
処理または少なくとも１ビツトの信号を反転する
処理を行なうクリツク付与手段と、を具備し、前記エンベロープデータを前記クリツ
ク付与手段を介してエンベロープ信号として発生
するようにしたことを特徴とするエンベロープ信
号発生装置。２複数ビツトからなるアドレスデータを発生す
るアドレスデータ発生手段と、エンベロープデー
タを予め記憶し、前記アドレスデータによつてア
ドレス指定が行なわれる記憶手段とを備え、前記
記憶手段から読み出された前記エンベロープデー
タをエンベロープ信号として発生するように構成
されたエンベロープ信号発生装置において、前記アドレスデータ発生手段と前記記憶手段と
の間の信号経路に挿入されたクリツク付与手段
と、前記アドレスデータに基づいてクリツク付与タ
イミングを検出する検出手段と、を更に設け、前記クリツク付与手段は、前記検出手段の検出
出力に基づき前記クリツク付与タイミングにおい
て前記信号経路における少なくとも２ビツトの信
号を交互に入れ換える処理または少なくとも１ビ
ツトの信号を反転する処理を行なうようにしたこ
とを特徴とするエンベロープ信号発生装置。３演算手段と、入力データをクロツクパルスに
従つて一時記憶する記憶手段とを備え、前記演算
手段は、前記記憶手段の出力データに対して所定
値を加算または減算して複数ビツトからなる演算
結果データを前記記憶手段に出力するように構成
され、前記演算結果データに基づきエンベロープ
信号を発生するようにしたエンベロープ信号発生
装置において、前記演算手段と前記記憶手段との間の信号経路
に挿入されたクリツク付与手段と、前記演算結果データまたは前記記憶手段の出力
データに基づいてクリツク付与タイミングを検出
する検出手段と、を更に設け、前記クリツク付与手段は、前記検出手段の検出
出力に基づき前記クリツク付与タイミングにおい
て前記信号経路における少なくとも２ビツトの信
号を交互に入れ換える処理または少なくとも１ビ
ツトの信号を反転する処理を行なうようにしたこ
とを特徴とするエンベロープ信号発生装置。