JPS61204694A - 電子楽器 - Google Patents
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- JPS61204694A JPS61204694A JP60044660A JP4466085A JPS61204694A JP S61204694 A JPS61204694 A JP S61204694A JP 60044660 A JP60044660 A JP 60044660A JP 4466085 A JP4466085 A JP 4466085A JP S61204694 A JPS61204694 A JP S61204694A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ発明の技術分野〕
この発明はアフターエンベロープ機能をもった電子楽器
に関する。
に関する。
従来、楽音波形をエンベロープ制御して、紐ν後におい
てもあらたなエンベロープを発生させるアフターエンベ
ロープ機能をもった電子楽器が実用化されている。この
場合、従来のアフターエンベロープは、エンベロープ状
態がサスティン状態に入ったのちにｌＷ鍵されたときは
じめて実行されるものであった。
てもあらたなエンベロープを発生させるアフターエンベ
ロープ機能をもった電子楽器が実用化されている。この
場合、従来のアフターエンベロープは、エンベロープ状
態がサスティン状態に入ったのちにｌＷ鍵されたときは
じめて実行されるものであった。
然るに、上述した従来のアフターエンベロープ機能であ
ると、エンベロープがサスティン状態に入力以前におい
て離鍵された場合、その時点から、エンベロープ波形の
最後のステップに設定されている傾きと同じ傾きでもっ
てエンベロープのレベルは減衰してゆくようになってお
り、つまり、アフターエンベロープが実現されないこと
になって、問題があった。
ると、エンベロープがサスティン状態に入力以前におい
て離鍵された場合、その時点から、エンベロープ波形の
最後のステップに設定されている傾きと同じ傾きでもっ
てエンベロープのレベルは減衰してゆくようになってお
り、つまり、アフターエンベロープが実現されないこと
になって、問題があった。
離鍵時のエンベロープ状態がいかなる状態であっても、
換言すれば、いかなる時点で離鍵してもアフターエンベ
ロープが発生するようにした電子楽器を提供することを
目的とする。
換言すれば、いかなる時点で離鍵してもアフターエンベ
ロープが発生するようにした電子楽器を提供することを
目的とする。
離鍵時のエンベロープ状態を検出し、この検出シタエン
ベロープ状態が所定のエンベロープ状態より以前のエン
ベロープ状態であったときには、その時点からもアフタ
ーエンベロープを発生するようにしたものである。
ベロープ状態が所定のエンベロープ状態より以前のエン
ベロープ状態であったときには、その時点からもアフタ
ーエンベロープを発生するようにしたものである。
以下、図面を参照して一実施例を説明する。
第１図において、鍵盤１には複数の鍵が設けられており
、またＣ！ＰＵ （中央処理装置）２によって周期的に
キースキャンされることにより、６鍵の出力信号がＣＰ
Ｕ２に入力して、その音名（キーデータ）と、キーオン
信号、キーオフ信号を判別される。なお、この０ＰＵ２
は、この電子楽器のすべての動作を制御する周知回路で
あり、その詳細は省略する。
、またＣ！ＰＵ （中央処理装置）２によって周期的に
キースキャンされることにより、６鍵の出力信号がＣＰ
Ｕ２に入力して、その音名（キーデータ）と、キーオン
信号、キーオフ信号を判別される。なお、この０ＰＵ２
は、この電子楽器のすべての動作を制御する周知回路で
あり、その詳細は省略する。
ＣＰＵ２は、上記キーデータにもとづいて対応する音高
周波数のクロックを波形記憶部３に送り、アドレスする
。この波形記憶部３には、例えばサイン波形が楽音波形
として記憶されており、読出された波形データは乗算部
４に送られて、後述する累算器５からのエンベロープデ
ータと乗算されて楽音データとされ、Ｄ／Ａ変換器６、
アンプ７およびスピーカ８を介して楽音として放音され
る。
周波数のクロックを波形記憶部３に送り、アドレスする
。この波形記憶部３には、例えばサイン波形が楽音波形
として記憶されており、読出された波形データは乗算部
４に送られて、後述する累算器５からのエンベロープデ
ータと乗算されて楽音データとされ、Ｄ／Ａ変換器６、
アンプ７およびスピーカ８を介して楽音として放音され
る。
また０ＰＵ２は、鍵盤１からの信号によるキーオン信号
、キーオフ信号、更に後述するインクリメント信号、Ｐ
ＲＥ−８ＵＳ ＦＬＡＧ（プリサスティンフラグ）の
フラグデータを基にして記憶装置にＯ〜７のアドレスを
与える。
、キーオフ信号、更に後述するインクリメント信号、Ｐ
ＲＥ−８ＵＳ ＦＬＡＧ（プリサスティンフラグ）の
フラグデータを基にして記憶装置にＯ〜７のアドレスを
与える。
記憶装置９は、第２図に示すように、エンベロープを８
ステツプの直線で構成するための、各ステップにおける
ＲＡＴＥ ＤＡＴＡ（エンベロープの傾き）、ＬＥＶ
ＥＬ ＤＡ’Ｉ’Ａ（：Ｉ−ンベロープの最終到達レ
ベル）、５Ｕ８ＴＡＩＮ ＰＬＡＧ（サスティンステ
ップおよび最終ステップ、つまりアドレス７の第８ステ
ツプにおいて夫々、フラグデータ″１”をセットされて
いるフラグ）、上記ＰＲＥ−８ＵＳ ＦＬＡＧ（サス
ティンステップとそれ以前のステップの７ラグデータを
１”としてセットされているフラグ）を記憶しており、
その具体的な内容は、第３図に示すものである。
ステツプの直線で構成するための、各ステップにおける
ＲＡＴＥ ＤＡＴＡ（エンベロープの傾き）、ＬＥＶ
ＥＬ ＤＡ’Ｉ’Ａ（：Ｉ−ンベロープの最終到達レ
ベル）、５Ｕ８ＴＡＩＮ ＰＬＡＧ（サスティンステ
ップおよび最終ステップ、つまりアドレス７の第８ステ
ツプにおいて夫々、フラグデータ″１”をセットされて
いるフラグ）、上記ＰＲＥ−８ＵＳ ＦＬＡＧ（サス
ティンステップとそれ以前のステップの７ラグデータを
１”としてセットされているフラグ）を記憶しており、
その具体的な内容は、第３図に示すものである。
そして上記ＰＲＥ−８ＵＳ ＦＬＡＧを設けたことが
本発明の特徴をなす部分であり、これによりエンベロー
プの状態の如何なる時点で離鍵されてもその時点から必
ず、アフターエンベループがかけられるようになる。
本発明の特徴をなす部分であり、これによりエンベロー
プの状態の如何なる時点で離鍵されてもその時点から必
ず、アフターエンベループがかけられるようになる。
而して記憶装置９に記憶されている各ステップのＲＡＴ
Ｅ ＤＡＴＡは上記累算器５に与えられて累算されて
ゆき、その累算値データはエンベロープデータとして乗
算部４および比較器１０に与えられる。
Ｅ ＤＡＴＡは上記累算器５に与えられて累算されて
ゆき、その累算値データはエンベロープデータとして乗
算部４および比較器１０に与えられる。
比較器１０にはまた、記憶装置９から各ステップのＬＥ
ＶＥＬ ＤＡＴＡが与えられ、上記エンベロープデー
タの値と一致するか否か又は、越えたかが判断される。
ＶＥＬ ＤＡＴＡが与えられ、上記エンベロープデー
タの値と一致するか否か又は、越えたかが判断される。
そして累算器５が出力するエンベロープデータの値がそ
のステップの最終到達レヘルに達したときには、″１″
レベルのＬＥＶＥＬ到達信号を発生しζアントゲ−）１
１．１２の各一端に与える。
のステップの最終到達レヘルに達したときには、″１″
レベルのＬＥＶＥＬ到達信号を発生しζアントゲ−）１
１．１２の各一端に与える。
アントゲ−）１１の他端には、５ＵＳＴＡＩＮＦＬＡＧ
の７ラグデータが与えられ、而してその出力は累算禁止
信号として累算器５に与えられている。これは上記ＬＥ
ＶＥＬ到達信号が１”として出力したとき、そのときの
ステップの５ＵＳＴＡＩＮ ＦＬＡＧが′１″であれ
ば、以後累算器５の累算動作を停止させてサスティンレ
ベルを保持させるため、或いは１つの楽音発生終了とす
るための回路である。
の７ラグデータが与えられ、而してその出力は累算禁止
信号として累算器５に与えられている。これは上記ＬＥ
ＶＥＬ到達信号が１”として出力したとき、そのときの
ステップの５ＵＳＴＡＩＮ ＦＬＡＧが′１″であれ
ば、以後累算器５の累算動作を停止させてサスティンレ
ベルを保持させるため、或いは１つの楽音発生終了とす
るための回路である。
またアンドゲート１２の他端には、上記８ＵＳＴＡＩＮ
ＦＬＡＧのフラグデータがインバータ１３を介して
与えられている。そしてその出力は上記インクリメント
信号として０ＰＵ２に与えられ、これにより記憶装置９
に対するアドレスが＋１されて更新される。この場合、
上記インクリメント信号は、現在のステップがサスティ
ンステップでも最終ステップ（第８ステツプ）でもない
ときに出力される。
ＦＬＡＧのフラグデータがインバータ１３を介して
与えられている。そしてその出力は上記インクリメント
信号として０ＰＵ２に与えられ、これにより記憶装置９
に対するアドレスが＋１されて更新される。この場合、
上記インクリメント信号は、現在のステップがサスティ
ンステップでも最終ステップ（第８ステツプ）でもない
ときに出力される。
次に上記実施例の動作を第４図のフローチャートを参照
して説明する。
して説明する。
先ず、従来の電子楽器同様にして、エンベロープがサス
ティン状態にあるときに離鍵されて、その後アフターエ
ンベロープがかけられる通常の場合の動作例から説明す
る。
ティン状態にあるときに離鍵されて、その後アフターエ
ンベロープがかけられる通常の場合の動作例から説明す
る。
即ち、鍵盤１のある鍵が押鍵されると、その鍵の出力信
号が０ＰＵ２に入力することによってそのキーデータと
キーオン信号が判別される。そしてキーデータに対応す
る音高周波数に対するクロックが波形記憶部３に送られ
て波形データが読出し開始され、乗算部４に送られる。
号が０ＰＵ２に入力することによってそのキーデータと
キーオン信号が判別される。そしてキーデータに対応す
る音高周波数に対するクロックが波形記憶部３に送られ
て波形データが読出し開始され、乗算部４に送られる。
一方、０ＰＵ２はまた、上記キーオン信号に応じて記憶
装置９にアドレスＯを設定する。しだがつて第３図にし
たがって、記憶装置９からＲＡＴＥ ＤＡＴＡとして
ｒ−ｚ ＯＪが読出され、累算器５に送うレ、ｔたＬＥ
ＶＥＬ ＤＡＴＡとして「１ｏＯＪが読出され、比較
器１０に送られ、更に５ＵＳＴＡＩＮ ＦＬＡＧの７
ラグｆ−タ”ｏ”がアントゲ−）１１に直接、またイン
バータ１３を介しアンドゲート１２に送られ、これによ
りアンドゲート１１を閉成し、且つアンドゲート１２を
開成させる。更に記憶装置９からＰＲＥ−８ＵＳ Ｆ
ＬＡＧの７ラグデータ″１″が読出され、０ＰＵ２に送
られる。
装置９にアドレスＯを設定する。しだがつて第３図にし
たがって、記憶装置９からＲＡＴＥ ＤＡＴＡとして
ｒ−ｚ ＯＪが読出され、累算器５に送うレ、ｔたＬＥ
ＶＥＬ ＤＡＴＡとして「１ｏＯＪが読出され、比較
器１０に送られ、更に５ＵＳＴＡＩＮ ＦＬＡＧの７
ラグｆ−タ”ｏ”がアントゲ−）１１に直接、またイン
バータ１３を介しアンドゲート１２に送られ、これによ
りアンドゲート１１を閉成し、且つアンドゲート１２を
開成させる。更に記憶装置９からＰＲＥ−８ＵＳ Ｆ
ＬＡＧの７ラグデータ″１″が読出され、０ＰＵ２に送
られる。
その結果、累算器５は所定周期でＲＡＴＥ ＤＡＴＡ
のｒ＋ｔｏＪを累算してゆき、その累算値をエンベロー
プデータとして乗算部４および比較器ｌＯに与える。而
してこのエンベロープデータは押鍵時の「０」から「＋
ｌＯＪづつされて「＋１０」、「＋２０」、・・・、「
＋１００」と順次増大し、エンベロープのアタック状態
を形成する。
のｒ＋ｔｏＪを累算してゆき、その累算値をエンベロー
プデータとして乗算部４および比較器ｌＯに与える。而
してこのエンベロープデータは押鍵時の「０」から「＋
ｌＯＪづつされて「＋１０」、「＋２０」、・・・、「
＋１００」と順次増大し、エンベロープのアタック状態
を形成する。
そこで乗算部４ではこのエンベロープデータと上記波形
データとを乗算して楽音データを得、それをＤ／Ａ変換
器６に送るので、押鍵開始と共にその音高の楽音がアン
プ７、スピーカ８を介し放音される。
データとを乗算して楽音データを得、それをＤ／Ａ変換
器６に送るので、押鍵開始と共にその音高の楽音がアン
プ７、スピーカ８を介し放音される。
他方、比較器１０では、順次入力してくるあらタナエン
ヘローフテータト、ＬＩｉＶＥＬ ＤＡ’Ｉ’Ａによ
る第１ステツプの到達レベル「１００」とを比較してお
り、両データが一致する以前は′″Ｏ”のＬＥ置到達信
号を出力し、而してこのときは開成中のアントゲ−）１
２の出力、即ち、インクリメント信号は０＃となり、０
ＰＵ２に対しインクリメント動作を実行させない。
ヘローフテータト、ＬＩｉＶＥＬ ＤＡ’Ｉ’Ａによ
る第１ステツプの到達レベル「１００」とを比較してお
り、両データが一致する以前は′″Ｏ”のＬＥ置到達信
号を出力し、而してこのときは開成中のアントゲ−）１
２の出力、即ち、インクリメント信号は０＃となり、０
ＰＵ２に対しインクリメント動作を実行させない。
次いで上記累算値が「＋１００」に到達すると、比較器
１０は１”のＬＥ置到達信号を発生するので、上記イン
クリメント信号も１１ＩＩとなって０ＰＵ２に入力し、
そのため０ＰＵ２はアドレス１を記憶表Ｗｔ、９に設定
する。したがって第３図にしたがって、記憶装置９は上
述した対応回路に対し、ＲＡ’ｌ’Ｅ ＤＡＴＡ＝「
−４Ｊ、Ｌ：ＥＶＩＬ ＤＡ’Ｉ’Ａ−４４０Ｊ、Ｓ
Ｕ８’ｌ’ＡＩＮ ＦＬＡＧ＝「”１’Ｊ、ＰＲＥ−
８ＵＳ ＦＬＡＧ＝「１”」を夫々出力する。
１０は１”のＬＥ置到達信号を発生するので、上記イン
クリメント信号も１１ＩＩとなって０ＰＵ２に入力し、
そのため０ＰＵ２はアドレス１を記憶表Ｗｔ、９に設定
する。したがって第３図にしたがって、記憶装置９は上
述した対応回路に対し、ＲＡ’ｌ’Ｅ ＤＡＴＡ＝「
−４Ｊ、Ｌ：ＥＶＩＬ ＤＡ’Ｉ’Ａ−４４０Ｊ、Ｓ
Ｕ８’ｌ’ＡＩＮ ＦＬＡＧ＝「”１’Ｊ、ＰＲＥ−
８ＵＳ ＦＬＡＧ＝「１”」を夫々出力する。
そのため累算器５は、この第２ステツプに入ると、第１
ステツプの到達レベル「１００」に対し所定周期で「−
４」を累算してディケイ状態のエンベロープデータを出
力する動作を実行開始し、その結果、そのエンベロープ
データは、「＋１００」、「＋９６」、「＋９２」、・
・・、ｒ＋４ｏＪと順次減少してゆく。そしてこれにと
もなって発生楽音の音量は減少してゆき、また比較器で
は常に、次の到達レベル「４０」と上記エンベロープデ
ータとの比較動作が実行される。
ステツプの到達レベル「１００」に対し所定周期で「−
４」を累算してディケイ状態のエンベロープデータを出
力する動作を実行開始し、その結果、そのエンベロープ
データは、「＋１００」、「＋９６」、「＋９２」、・
・・、ｒ＋４ｏＪと順次減少してゆく。そしてこれにと
もなって発生楽音の音量は減少してゆき、また比較器で
は常に、次の到達レベル「４０」と上記エンベロープデ
ータとの比較動作が実行される。
上記累算値、部ち、エンベロープデータが「４０」まで
減少すると、そのとき１”のＬＩ置到達信号が発生して
アンドゲート１１．１２に与えられる。而していま、こ
の第２ステツプでは５ＵＳＴＡＩＮ ＦＬＡＧのデー
タが１”のためアントゲ−計１１が開成中で且つ、アン
ドゲート１２が閉成中であるから、アントゲ−）１１は
累算器５に対し、“ｌ”の累算禁止信号を以後与□ え
るようになってその累算動作を一時的に禁止させ、した
がってその累算値は「４０」でストップしたままとなる
。またアンドゲート１２からは１１″のインクリメント
信号がこのとき出力されないので、ＣＰＵ２は何らイン
クリメント動作を行わず、したがって記憶装置９には第
２ステツプを指定するアドレスｌを出力しつづけている
。この結果、エンペ四−プはサスティン状態に入ること
になる。
減少すると、そのとき１”のＬＩ置到達信号が発生して
アンドゲート１１．１２に与えられる。而していま、こ
の第２ステツプでは５ＵＳＴＡＩＮ ＦＬＡＧのデー
タが１”のためアントゲ−計１１が開成中で且つ、アン
ドゲート１２が閉成中であるから、アントゲ−）１１は
累算器５に対し、“ｌ”の累算禁止信号を以後与□ え
るようになってその累算動作を一時的に禁止させ、した
がってその累算値は「４０」でストップしたままとなる
。またアンドゲート１２からは１１″のインクリメント
信号がこのとき出力されないので、ＣＰＵ２は何らイン
クリメント動作を行わず、したがって記憶装置９には第
２ステツプを指定するアドレスｌを出力しつづけている
。この結果、エンペ四−プはサスティン状態に入ること
になる。
このサスティン状態にあるときの任意の時点で上記鍵が
離鍵されると、その出力信号により０ＰＵ２はキーオフ
信号を判別し、記憶装置９のアドレスを１進めてアドレ
ス２を与える。そのため記憶装置９からは、第３図にし
たがって、ＲＡＴＥＤＡＴＡ＝ｒ＋１２Ｊ、ＬＥＶＥＬ
ＤＡＴＡ＝ｒｌＯＱＪ、５ＵＳＴＡＩＮ ＦＬＡ
Ｇ−４＠０″Ｊ、ＰＩＬＥ−８ＵＳ ＦＬＡＧ＝ｒ”
Ｏ”」を夫々対応回路に出力する。その結果、５ＵＳＴ
ＡＩＮ ＦＬＡＧ＝ｒ”０”」によりアンドゲート１
１が閉成し、且つアントゲ−）１２が開成されることに
より、アンドゲート１１からの累算禁止信号は”Ｏｎと
なって累算器５は、サスティン状態にある間禁止されて
いた累算動作を解除される。したがって累算器５は、サ
スティンレベルのｒ＋４０Ｊを起点に＋１２の累算動作
を開始し、ｒ＋４０Ｊ、ｒ＋５２Ｊ、ｒ＋６４Ｊ、・・
・、ｌ’−＋ １００Ｊと順次その累算値、即ち、エン
ベロープデータが増大し、アフターエンベロープが実行
開始されることになる。したがって離鍵後の楽音の音量
は再び大きくなってゆく。
離鍵されると、その出力信号により０ＰＵ２はキーオフ
信号を判別し、記憶装置９のアドレスを１進めてアドレ
ス２を与える。そのため記憶装置９からは、第３図にし
たがって、ＲＡＴＥＤＡＴＡ＝ｒ＋１２Ｊ、ＬＥＶＥＬ
ＤＡＴＡ＝ｒｌＯＱＪ、５ＵＳＴＡＩＮ ＦＬＡ
Ｇ−４＠０″Ｊ、ＰＩＬＥ−８ＵＳ ＦＬＡＧ＝ｒ”
Ｏ”」を夫々対応回路に出力する。その結果、５ＵＳＴ
ＡＩＮ ＦＬＡＧ＝ｒ”０”」によりアンドゲート１
１が閉成し、且つアントゲ−）１２が開成されることに
より、アンドゲート１１からの累算禁止信号は”Ｏｎと
なって累算器５は、サスティン状態にある間禁止されて
いた累算動作を解除される。したがって累算器５は、サ
スティンレベルのｒ＋４０Ｊを起点に＋１２の累算動作
を開始し、ｒ＋４０Ｊ、ｒ＋５２Ｊ、ｒ＋６４Ｊ、・・
・、ｌ’−＋ １００Ｊと順次その累算値、即ち、エン
ベロープデータが増大し、アフターエンベロープが実行
開始されることになる。したがって離鍵後の楽音の音量
は再び大きくなってゆく。
次いで、上記エンベロープデータが「＋１００」になる
と比較器１０から′１″のＬＥＶＥＬ到達信号が発生す
るから、アンドゲート１２からＮ Ｉ １１のインクリ
メント信号が出力して、０ＰＵ２は記憶装置９に対しア
ドレス３を設定し、第４ステツプのエンベロープとなる
。
と比較器１０から′１″のＬＥＶＥＬ到達信号が発生す
るから、アンドゲート１２からＮ Ｉ １１のインクリ
メント信号が出力して、０ＰＵ２は記憶装置９に対しア
ドレス３を設定し、第４ステツプのエンベロープとなる
。
そして机下の第５ステツプ〜第８ステツプのアフタエン
ベロープの動作は上述したことと同様に実行されるから
、その詳細説明は省略する。然し、アドレス７の第８ス
テツプに入ったとき、５ＵＳＴＡＩＮ ＦＬＡＧは再
び「１”」となるから、この第８ステツプ（最終ステッ
プ）ではアンドゲート１１が開成し、且つアンドゲート
１２が閉成する。そのため、上記累算値が第８ステツプ
の到達レベル、即ち、記憶装置９からのＬＥＶＥＬＤＡ
ＴＡ＝ｒＯＪに達したときには、比較器１０から１”の
ＬＥＶＥＬ到達信号が出、その結果″１”の累算禁止信
号が累算器５に与えられ、また同時に０′のインクリメ
ント信号が０ＰＵ２に与えられるから、累算器５は以後
、累算動作を禁止され、またＣＰＵ２はインクリメント
動作を実行せず、これにより、サスティン状態で離鍵さ
れたのちのアフターエンベロープがかけられ、その楽音
が完全に消音することになる。
ベロープの動作は上述したことと同様に実行されるから
、その詳細説明は省略する。然し、アドレス７の第８ス
テツプに入ったとき、５ＵＳＴＡＩＮ ＦＬＡＧは再
び「１”」となるから、この第８ステツプ（最終ステッ
プ）ではアンドゲート１１が開成し、且つアンドゲート
１２が閉成する。そのため、上記累算値が第８ステツプ
の到達レベル、即ち、記憶装置９からのＬＥＶＥＬＤＡ
ＴＡ＝ｒＯＪに達したときには、比較器１０から１”の
ＬＥＶＥＬ到達信号が出、その結果″１”の累算禁止信
号が累算器５に与えられ、また同時に０′のインクリメ
ント信号が０ＰＵ２に与えられるから、累算器５は以後
、累算動作を禁止され、またＣＰＵ２はインクリメント
動作を実行せず、これにより、サスティン状態で離鍵さ
れたのちのアフターエンベロープがかけられ、その楽音
が完全に消音することになる。
次に、サスティン状態に入る前に離鍵したときにも、本
発明ではアフターコントロールが正常にかけられる動作
を説明する。而していま、第２図ＣＡ点で示す位置、即
ち、エンベロープが第２ステツプのディケイ状態にあり
、しかもそのときのエンベロープのレベルがｒ＋８０Ｊ
のとき離鍵すれた場合を例とする。
発明ではアフターコントロールが正常にかけられる動作
を説明する。而していま、第２図ＣＡ点で示す位置、即
ち、エンベロープが第２ステツプのディケイ状態にあり
、しかもそのときのエンベロープのレベルがｒ＋８０Ｊ
のとき離鍵すれた場合を例とする。
即ち、上記Ａ点においてｌｌＩＩｉｇ！されると、ＣＰ
Ｕ２は判別したキーオフ信号にもとづいて第４図のフロ
ーチャートの処理を実行開始する。
Ｕ２は判別したキーオフ信号にもとづいて第４図のフロ
ーチャートの処理を実行開始する。
即ち、そのときのＰＲＥ−８ＵＳ ＦＬＡＧは′１＃
か否かをステップＡ１にて判断し、而していまの場合、
第３図から明きらかなように、１”であるからｒＹＥｓ
Ｊとなって０ＰＵ２は次のステップＡ、のインクリメン
ト処理を行い、そのときのアドレス１を＋１してアドレ
ス２を記憶装置９に設定する。
か否かをステップＡ１にて判断し、而していまの場合、
第３図から明きらかなように、１”であるからｒＹＥｓ
Ｊとなって０ＰＵ２は次のステップＡ、のインクリメン
ト処理を行い、そのときのアドレス１を＋１してアドレ
ス２を記憶装置９に設定する。
その結果、記憶装置９は第３図にしたがって、ＰＲＥ−
８ＵＳ ＦＬＡＧとして「’Ｏ”Ｊを指定されるため
、０ＰＵ２はステップＡ１の処理に戻ると「ＮＯ」の判
断を行ってこのフシ−チャートの処理を終了する。そし
ていま、記憶装置９は、アドレス２を指定されたＲＡＴ
Ｅ ＤＡＴＡ＝ｒ＋１２Ｊ、ＬＥＶＥＬ ＤＡＴＡ
＝ｒｌＯＯＪ、５ＵＳＴＡ工Ｎ ＦＬＡＧ＝「Ｏ”Ｊ、
ＰＲＥ−８ＵＳ ＦＬＡＧ＝ｒ”Ｏ″」を対応回路に
出力し、離鍵時（Ａ点）のレベル「＋８０Ｊからのアフ
ターエンベロープ作成動作を、以後、アドレス２〜７に
わたって順次実行してゆく。
８ＵＳ ＦＬＡＧとして「’Ｏ”Ｊを指定されるため
、０ＰＵ２はステップＡ１の処理に戻ると「ＮＯ」の判
断を行ってこのフシ−チャートの処理を終了する。そし
ていま、記憶装置９は、アドレス２を指定されたＲＡＴ
Ｅ ＤＡＴＡ＝ｒ＋１２Ｊ、ＬＥＶＥＬ ＤＡＴＡ
＝ｒｌＯＯＪ、５ＵＳＴＡ工Ｎ ＦＬＡＧ＝「Ｏ”Ｊ、
ＰＲＥ−８ＵＳ ＦＬＡＧ＝ｒ”Ｏ″」を対応回路に
出力し、離鍵時（Ａ点）のレベル「＋８０Ｊからのアフ
ターエンベロープ作成動作を、以後、アドレス２〜７に
わたって順次実行してゆく。
更に、ｗ＆凱操作が押鍵操作直後のアタック状態のとき
（アドレスＯのとき）になされたとすると、同様に第４
図の７０−チャートが実行されるが、アドレス０のＰＲ
Ｅ−８ＵＳ ＦＬＡＧは′″１”であるから、ステッ
プＡ、 、Ａ、が夫々実行されてアドレス１が設定され
る。而してこのアドレス１のＰＲＥ−８ＵＳ ＦＬＡ
Ｇもｅｔｌ、ｓであるから、更にもう一回ステップＡ、
ＳＡ、が実行され、以後、Ａ点での離鍵同様にして、
アドレス２〜７のアフターエンベロープが実行される。
（アドレスＯのとき）になされたとすると、同様に第４
図の７０−チャートが実行されるが、アドレス０のＰＲ
Ｅ−８ＵＳ ＦＬＡＧは′″１”であるから、ステッ
プＡ、 、Ａ、が夫々実行されてアドレス１が設定され
る。而してこのアドレス１のＰＲＥ−８ＵＳ ＦＬＡ
Ｇもｅｔｌ、ｓであるから、更にもう一回ステップＡ、
ＳＡ、が実行され、以後、Ａ点での離鍵同様にして、
アドレス２〜７のアフターエンベロープが実行される。
以上説明したように、この発明は、離鍵時のエンベロー
プ状態を検出し、この検出されたエンベロープ状態が所
定のエンベロープ状態より以前のエンベロープ状態であ
ったとき、その時点からアフターエンベロープを発生す
る電子楽器であるから、如何なる時点で離鍵されても常
にアフターエンベロープが付与されることにより、従来
の電子楽器に比してより確実なアフターエンベロープ機
能を実現できる利点がある。
プ状態を検出し、この検出されたエンベロープ状態が所
定のエンベロープ状態より以前のエンベロープ状態であ
ったとき、その時点からアフターエンベロープを発生す
る電子楽器であるから、如何なる時点で離鍵されても常
にアフターエンベロープが付与されることにより、従来
の電子楽器に比してより確実なアフターエンベロープ機
能を実現できる利点がある。
第１図は本発明の一実施例による電子楽器の全体ブロッ
ク図、第２図はエンベロープ波形の図、第３図は記憶装
置９の内容を示す図、第４図はフローチャートである。 １・・・・・・鍵盤、２・・・・・・ＣＰＵ、３・・・
・・・波形記憶部、４・・・・・・乗算部、５・・・・
・・累算器、６・・・・・・Ｄ／Ａ変換器、７・・・・
・・アンプ、９・・・・・・記憶装置、１０・・・・・
・比較器、１１１１２・・・・・・アンドゲート、１３
・・・・・・インバータ。 特許出願人 カシオ計算機株式会社 了フデーｚ＞Ｍａ−７” 第４図 第３図
ク図、第２図はエンベロープ波形の図、第３図は記憶装
置９の内容を示す図、第４図はフローチャートである。 １・・・・・・鍵盤、２・・・・・・ＣＰＵ、３・・・
・・・波形記憶部、４・・・・・・乗算部、５・・・・
・・累算器、６・・・・・・Ｄ／Ａ変換器、７・・・・
・・アンプ、９・・・・・・記憶装置、１０・・・・・
・比較器、１１１１２・・・・・・アンドゲート、１３
・・・・・・インバータ。 特許出願人 カシオ計算機株式会社 了フデーｚ＞Ｍａ−７” 第４図 第３図
Claims (1)
- 【特許請求の範囲】 離鍵後においてもあらたなエンベロープを発生させるア
フターエンベロープ機能をもつた電子楽器において、 離鍵時のエンベロープ状態を検出する検出手段と、この
検出手段により検出されたエンベロープ状態が所定のエ
ンベロープ状態より以前のエンベロープ状態であるか否
かを判断する判断手段と、この判断手段にて上記離鍵時
のエンベロープ状態が所定のエンベロープ状態以前のエ
ンベロープ状態と判断されると、その時点から上記あら
たなエンベロープを発生させる手段とから成る電子楽器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044660A JPS61204694A (ja) | 1985-03-08 | 1985-03-08 | 電子楽器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044660A JPS61204694A (ja) | 1985-03-08 | 1985-03-08 | 電子楽器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204694A true JPS61204694A (ja) | 1986-09-10 |
Family
ID=12697599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044660A Pending JPS61204694A (ja) | 1985-03-08 | 1985-03-08 | 電子楽器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204694A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430815A (en) * | 1977-08-12 | 1979-03-07 | Matsushita Electric Ind Co Ltd | Envelope signal generator |
| JPS59840U (ja) * | 1982-06-25 | 1984-01-06 | 株式会社大阪戸樋受製作所 | 樋受金具 |
| JPS5913662U (ja) * | 1982-07-19 | 1984-01-27 | 本田技研工業株式会社 | エアクリ−ナ装置 |
| JPS59113493A (ja) * | 1982-12-21 | 1984-06-30 | ヤマハ株式会社 | 電子楽器 |
| JPS59121395A (ja) * | 1982-12-28 | 1984-07-13 | ヤマハ株式会社 | エンベロ−プ信号発生装置 |
-
1985
- 1985-03-08 JP JP60044660A patent/JPS61204694A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430815A (en) * | 1977-08-12 | 1979-03-07 | Matsushita Electric Ind Co Ltd | Envelope signal generator |
| JPS59840U (ja) * | 1982-06-25 | 1984-01-06 | 株式会社大阪戸樋受製作所 | 樋受金具 |
| JPS5913662U (ja) * | 1982-07-19 | 1984-01-27 | 本田技研工業株式会社 | エアクリ−ナ装置 |
| JPS59113493A (ja) * | 1982-12-21 | 1984-06-30 | ヤマハ株式会社 | 電子楽器 |
| JPS59121395A (ja) * | 1982-12-28 | 1984-07-13 | ヤマハ株式会社 | エンベロ−プ信号発生装置 |
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