JPH0425558B2

JPH0425558B2 -

Info

Publication number: JPH0425558B2
Application number: JP56047644A
Authority: JP
Inventors: Shigenori Sano
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1981-03-31
Filing date: 1981-03-31
Publication date: 1992-05-01
Also published as: JPS57161896A

Description

【発明の詳細な説明】

本発明は時分割処理により複数の異なる種類の
楽音波形を発生する楽音波形発生装置に関する。従来、１つの楽音波形生成回路を時分割多重化
して複数の発音チヤンネルの夫々に異なる種類の
波形をアサインし、同時に複数の異なる楽音を発
生させることのできる電子楽器が考えられてい
る。例えば、特開昭53−16616号である。しかしながら、上記のものは、各発音チヤンネ
ルにて生成される複数の異なる楽音波形は、アナ
ログ電圧値として与えられ、また、最終的にアナ
ログ加算されて出力される。このように、各発音チヤンネルからの波高値を
デジタル的に累算して出力するようなものは未だ
考えられておらず、また、考えられたとしても
種々の改善の余地が残されている。本発明は、以上の点に鑑みてなされたもので、
より応用性の高いデジタル累算方式の楽音波形発
生装置を実現することを目的とする。本発明は、上記目的を達成するため、各発音チ
ヤンネルからの波高値を波形の種類毎にデジタル
的に累算して、この波形の種類毎の累積値を時分
割的に出力するようにしたことを特徴とする。以下、この発明の一実施例につき図面を参照し
て詳細に説明する。第１図は、本実施例に用いられる大規模集積回
路（LSI）チツプ１の機能ブロツクを示した図
で、本実施例の電子楽器は１個のLSIチツプに
て、楽音信号が生成されるものである。このLSIチツプ１内には後述する楽音生成部２
と制御部３（この制御部３の詳細な説明は省略す
る。）とを有する。そして、この制御部３からは、
バスラインB₁を介して外部スイツチあるいは鍵
盤上の鍵スイツチを走査する信号を出力するほか
外部メモリ（RAMあるいはROM）にアドレス
指定をする為の信号あるいはデータを出力する。そして、外部スイツチあるいは鍵スイツチなど
の外部操作信号あるいは外部メモリからのデータ
などがバスラインB₂を介して制御部３に入力さ
れる。その結果、制御部３からは、バスラインB₁，B₂
から入出力する情報に応じて楽音生成部２に対し
如何なる楽音を生成すべきかという指示が送られ
る。しかして、この制御部３と楽音生成部２と
は、双方向のデータバス（４ビツトバス）D₁と、
データ以外の制御信号を送出する制御信号用のコ
ントロールバスC₁（これは、制御部３から楽音生
成部２への一方向性のバスである。）とにて連結
されている。そして、楽音生成部２からはバスラ
インB₃を介して外部のＤ／Ａ変換器へ楽音出力
が送出される。次に、第２図Ａ〜Ｃを参照して、楽音生成部２
の詳細につき説明する。なお、第８図は第２図Ａ
〜Ｃの図面接続状態を示している。この第２図Ａ〜Ｃにて示されている楽音生成部
２は、大別すると次の10個のブロツクになる。先
ず、各ブロツクの概略的な機能について述べる。ブロツク１０は、音階クロツク発生部で、割当
てられた音高の楽音を発生する為の基本となるス
ケールクトツクSC CLKを生成する。なお、この
音階クロツク発生部１０は４チヤンネルの時分割
動作をする。ブロツク２０は、波形ステツプカウンタ部で、
上記音階クロツク発生部１０からのスケールクロ
ツクSCCLKによつてカウントアツプして、その
内容を波形RAM部３０に出力する。なお、この
波形ステツプカウンタ部２０の４チヤンネルの時
分割動作をする。ブロツク３０は上述した波形RAM部で、楽音
波形を１６のステツプに分割し、各ステツプ毎に
波形の差分値を記憶する。この波形RAM部は後
述するように２種類（MAIN／SUB）の波形を
記憶し、各チヤンネル毎にいずれかの波形の差分
値を選択出力する。ブロツク４０は、チヤンネル制御部で、４チヤ
ンネルの各チヤンネルから発生される楽音を２種
類の特性の楽音のいずれかに設定して制御する。
このチヤンネル制御部４０からは、制御信号
MAIN／SUB、クロツクφM，φSを各チヤンネ
ル毎に出力する。ブロツク５０はADSRレジスタ部で、予め２種
類（MAIN／SUB）のエンベロープデータが記
憶される。従つて、上記チヤンネル制御部４０か
ら出力される制御信号MAIN／SUBにていずれ
かのエンベロープデータが各チヤンネル毎に選択
される。ブロツク６０はエンベロープクロツク発生部で
ADSRレジスタ部５０から与えられるエンベロー
プデータに基づき所定の速度のエンベロープクロ
ツクENVCLKを生成し、エンベロープカウンタ
部７０に送出する。なお、このエンベロープクロ
ツク発生部６０も４チヤンネルの時分割動作をす
る。ブロツク７０は上述のエンベロープカウンタ部
で、エンベロープクロツク発生部６０から供給さ
れるエンベロープクロツクENV CLKによりカ
ウント動作を行うもので、このエンベロープカウ
ンタ部７０からは、５ビツトのエンベロープデー
タを乗算部９０へ送出し、また、エンベロープス
テータスを記憶しているステータスレジスタ部８
０へもその内部を供給するほか、このエンベロー
プステータス部８０へはステータスの変更を行う
ためのエンベロープキヤリー信号ENVCoを送出
する。勿論、このエンベロープカウンタ部７０も
４チヤンネルの時分割動作をする。ブロツク８０は、上述のステータスレジスタ部
でありエンベロープステータスを記憶し、その情
報に基づきADSRレジスタ部５０から出力するデ
ータを選択制御するほか、楽音の報音開始あるい
は停止などの制御を行う。このステータスレジス
タ部８０も４チヤンネルの時分割動作をする。ブロツク９０は上述の乗算部であり、波形
RAM部３０から供給される波形の差分値データ
とエンベロープカウンタ部７０から与えられるエ
ンベロープデータとを乗算して累算部１００へそ
の結果データを送出する。ブロツク１００は累算部であり、エンベロープ
制御された波形の差分値データを累算することに
よつて波形の各サンプル点における振幅値データ
を得るようになつており、その出力を外部のＤ／
Ａ変換器へバスラインB₂を介して供給するよう
になつている。なお、外部で、２種類の楽音
（MAIN／SUB）の音量比を可変制御したり、あ
るいは更に外部フイルタ（アナログ回路）を２種
類の各楽音について切替制御したり出来るように
する為、この累算部１００からは時分割処理の各
周期（４チヤンネル時間）を２分割して、各種類
の波形の振幅値データを交互に出力するようにな
つている。従つて、本実施例の回路構成によれば、チヤン
ネル制御部４０の制御に応じて、４チヤンネルの
うちいずれかのチヤンネルMAINの特性をもつ
楽音を、他のチヤンネルがSUBの特性をもつ楽
音を発生することが出来るようになるもので、例
えばMAIN側をデータ“１”で、SUB側をデー
タ“０”で表わすようにすれば、第１表に示す如
く、４チヤンネルのうち、いずれのチヤンネルを
MAINの特性をもつ楽音として、いずれのチヤ
ンネルをSUBの特性をもつ楽音として生成する
かが可変制御出来るものである。

【表】なお、このMAINあるいはSUBの設定は、例
えば、一方をメロデイ音、他方を伴奏音とした
り、一方を自動演奏音、他方をマニユアル演奏音
としたりすることが出来、要は、制御部３にて如
何なる演奏を行なわせるかを制御すれば、２種類
の楽音は４チヤンネル以内で如何様にでも出力出
来ることになり、極めて汎用性の高いものとな
る。次に、各部の詳細な構成につき順に説明してゆ
く。＜１＞音階クロツク発生部１０音階クロツク発生部１０には音階コードレジス
タ１０−１とオクターブコードレジスタ１０−２
を有し、この各レジスタ１０−１，１０−２はク
ロツクφ（第５図ａ参照）にてシフトするシフト
レジスタより成る。そして、この音階コードレジ
スタ１０−１は、４ビツトパラレルに４段のシフ
ト動作し、オクターブコードレジスタ１０−２は
３ビツトパラレルに４段のシフト動作する。この音階コードレジスタ１０−１とオクターブ
コードレジスタ１０−２に記憶される音階コー
ド、オクターブコードと、音階あるいはオクター
ブとの関係は第２表及び第３表のとおりである。

【表】

【表】なお、第２表において、特殊コード「1111」
は、スケールクロツクSC CLKの出力を停止する
機能をもち、この特殊コード「1111」はそのチヤ
ンネルから楽音を発生させない場合に入力するも
のである。そして、音階コードレジスタ１０−１には制御
部３からデータバスD₁を介して４ビツトの音階
コードが供給される。そして、その４ビツトコー
ドはトランスフアゲートＧ１０−１，Ｇ１０−
２，Ｇ１０−８，Ｇ１０−４を介して音階コード
レジスタ１０−１の入力端子に印加される。この
トランスフアゲートＧ１０−１〜Ｇ１０−４（そ
の他全てのトランスフアゲートも同様）はゲート
電圧がHigh（論理値「１」）レベルのとき開成さ
れる。従つて、制御部３からコントロールバス
C₁を介して供給される制御信号SCWがLowレベ
ル（通常Highレベル、他の制御信号も全く同様
となつたちきナンドゲートNAND１０−１の出
力がHighレベルとなつて上記トランスフアゲー
トＧ１０−１〜Ｇ１０−４が開成することにな
る。一方、そのときこの音階コードレジスタ１０−
１の出力端子から一般にリサキユレートして、入
力端子に供給される音階コードは、トランスフア
ゲートＧ１０−５，Ｇ１０−６，Ｇ１０−７，Ｇ
１０−８が閉成されるので、音階コードレジスタ
１０−１は新たな内容が書き込まれることにな
る。なお、各チヤンネルは第５図ｇ〜ｊに示され
るタイミング信号t₁〜t₄と同期しており、制御部
３で発生されるタイミング信号t₁〜t₄のいずれか
選択されたチヤンネルのタイミングで音階コード
レジスタ１０−１の内容が変更されることにな
る。また、上記ナンドゲートNAND１０−１には、
制御部３からコントロールバスC₁を介して制御
信号SCRが供給され、この制御信号SCRがLow
レベルとなつた際、トランスフアゲートＧ１０−
１〜Ｇ１０−４が開成して、音階コードレジスタ
１０−１から出力された音階コードがデータバス
D₁を介して制御部３に供給されることになる。
従つて、制御部３では、音階コードレジスタ１０
−１の内容も判別し得ることになる。また、オクターブコードレジスタ１０−２に
も、上記音階コードレジスタ１０−１と同様、制
御部３からオクターブコードが供給されて書き込
まれると共に、その内容を読出してデータバス
D₁を介して制御部３に供給することも出来る。即ち、トランスフアゲートＧ１０−９，Ｇ１０
−１０，Ｇ１０−１１はデータバスD₁の「１」、
「２」、「４」の重み付けのラインに接続されてお
り、制御信号OCWの出力時あるいは制御信号
OCRの出力時に、ナンドゲートNAND１０−２
の出力がHighレベルとなり、オクターブコード
レジスタ１０−２への入出力制御が可能となる。
また、トランスフアゲートＧ１０−１２，Ｇ１０
−１３，Ｇ１０−１４は、制御信号OCWがLow
レベル（通常Highレベル）となつた時点で閑成
され、リサキユレートループをカツトして新たな
オクターブコードが上記トランスフアゲートＧ１
０−９〜Ｇ１０−１０から入力することになる。そして、この音階コードレジスタ１０−１、オ
クターブコードレジスタ１０−２の内容は、音階
クロツク発生回路１０−３に供給される。この音
階クロツク発生回路１０−３の詳細は示さない
が、例えば、本出願人が既に出願してある特願昭
53−31369号（特開昭54−123937号、発明の名称
「電子楽器に於ける楽音波形設定方式」）にもこの
音階クロツク発生回路１０−３と同様な回路の詳
細な構成が示されている。即ち、この音階クロツ
ク発生回路１０−３には内部に４チヤンネルのシ
フトレジスタ、音階コード、オクターブコードに
より加数が選択されるマトリクス回路（ROM）、
加算器等を有する。そして、この音階クロツク発
生回路１０−３からは、上記音階コード、オクタ
ーブコードによりそれに対応したスケールクロツ
クSC CLKが各チヤンネル毎に発生される。そし
て、そのスケールクロツクSC CLKはアンドゲー
トAND１０−１を介して、波形ステツプカウン
タ部２０、乗算部９０、累算部１００へ供給され
る。なお、このアンドゲートAND１０−１の一
方の入力端には、上記特殊コード「1111」が出力
した時点で、その出力の論理値が「０」となるナ
ンドゲートNAND１０−３の出力が印加されて
いる。従つて、音階コードレジスタ１０−１に特
殊コードが入力していなければ、音階クロツク発
生回路１０−３から与えられるスケールクロツク
SC CLKをアンドゲートAND１０−１は出力す
ることになる。しかして、このスケールクトツクSC CLKは各
音高毎に決定される周期をもつクロツクで、この
クロツクの16発分の長さが当該音高の周期に相当
する。従つて、このクロツクSC CLKは、平均率
音階の場合、半音間で周波数が12√２倍異なつて
くる。＜２＞波形ステツプカウンタ部２０波形ステツプカウンタ部２０には波形ステツプ
レジスタ２０−１と、その内容（ステツプデー
タ）を歩進する為のハーフアダー２０−２とを有
する。この波形ステツプレジスタ２０−２はクロ
ツクφ（第５図ａ参照）にてシフトするシフトレ
ジスタより成り、４ビツトパラレルに４段のシフ
ト動作する。そして、この波形ステツプレジスタ
２０−１は波形RAM部３０に対し、「０」〜
「15」の16ステツプのアドレスを指定する。また、その内容は、音階クロツク発生部１０か
ら供給されるスケールクロツクSC CLKがハーフ
アダー２０−２のキヤリー入力端子Cinに供給さ
れることにより歩進される。この波形ステツプカウンタ部２０に対し制御部
３からはコントロールバスC₁を介して制御信号
STWと制御信号STRが供給される。この制御信
号STWは、通常Lowレベルの信号であり、波形
ステツプレジスタ２０−１の出力端子から出力さ
れたステツプデータをトランスフアゲートＧ２０
−１，Ｇ２０−２，Ｇ２０−３，Ｇ２０−４を介
してハーフアダー２０−２へ供給し、リサキユレ
ートループを構成するが、この制御信号STWが
Highレベルの信号として設定されると、上記ト
ランスフアゲートＧ２０−１〜Ｇ２０−４が閉
じ、ナンドゲートNAND２０−１に接続された
トランスフアゲートＧ２０−５，Ｇ２０−６，Ｇ
２０−７，Ｇ２０−８が開成する。従つて、制御
部３からデータバスD₁を介して与えられる４ビ
ツトデータを波形のステツプデータとして書き込
むことが出来る。その場合、制御部３は、第５図
ｇ〜ｊに示されるタイミング信号t₁〜t₄により、
いずれのチヤンネルを選択するか制御出来る。また、制御信号STRは、通常Lowレベルの信
号であるが、この信号がHighレベルに設定され
ると、トランスフアゲートＧ２０−５〜Ｇ２０−
８が開成し、波形ステツプレジスタ２０−１から
のステツプデータがデータバスD₁を介して、制
御部３へ送出されることになり、制御部３では、
指定したチヤンネルが如何なるステツプにあるの
かが判別出来る。＜３＞波形RAM部３０波形RAM部３０内には波形RAM３０−１を
有する。この波形RAM３０−１は２種類
（MAIN／SUB）の波形の差分値（１ステツプが
３ビツトにて表現される。）が16ステツプにわけ
て入力設定されると共に波形ステツプレジスタ２
０−１の出力端子から与えられるステツプデータ
「０」〜「15」及びチヤンネル制御部４０からの
信号MAIN／SUBにより対応するデータが読出
される。即ち、この波形RAM３０−１は２（種類）×16
（ステツプ）×３（ビツト）＝96ビツト容量のRAM
であり、この波形RAM３０−１にはアドレス端
子としてA₁，A₂，A₄，A₈のほかMAIN／SUB
を有し、データ入力端子としてI₁，I₂，I₃を有し、
データ出力端子としてO₁，O₂，O₃を有し、リー
ド／ライト端子としてＲ／Ｗを有する。この波形RAM３０−１に制御部３から所定の
波形を書き込む際は、先ず、データ入力端子I₁，
I₂，I₃に対し、データバスD₁「１」、「２」、「４」
の重み付けのラインを介して、当該データを印加
する。そして、制御信号Ｒ／ＷをLowレベルと
すれば、波形ステツプレジスタ２０−１から与え
られるアドレスで、しかも後述するチヤンネル制
御部４０から供給される信号MAIN／SUBにて
選択される種類の波形エリアに上記波形が書き込
まれることになる。従つて、この波形RAM３０−１に所定のデー
タを書き込む際には、予め波形ステツプレジスタ
２０−１の内容あるいはチヤンネル制御部４０内
の音色制御レジスタ４０−１の内容を書き込みた
いエリアを指定するように制御部３からの制御信
号STW、Ｍ／SWとデータバスD₁のデータによ
り書き替えておき、順次そのデータで上記波形
RAM３０−１のアドレスを指定してゆけば良
い。このようにして、書き込まれる各ステツプ毎の
データW₁〜W₃は３ビツト構成で、その内容は、
第２ビツトW₁、第２ビツトW₂が波形の差分値を
示し、第３ビツトW₃が符号「＋／−」を示すこ
とになる。ただし、第４表に示すように、第１ビ
ツトW₁、第２ビツトW₂の組み合わせにより、
「０」、「１」、「２」、「４」を指示するようになる
。

【表】そして、このようにして書き込まれた波形の差
分値データは、波形ステツプレジスタ２０−１か
ら供給される波形ステツプデータと、音色制御レ
ジスタ４０−１から供給される信号MAIN／
SUBとによりアドレス指定され、対応するデー
タが順次読み出されることになる。＜４＞チヤンネル制御部４０チヤンネル制御部４０には、上述したように音
色制御レジスタ４０−１を有し、この音色制御レ
ジスタ４０−１はクロツクφ（第５図ａ参照）に
てシフトするシフトレジスタより成り、容量１ビ
ツトで４段のシフト動作する。この音色制御レジスタ４０−１は、その内容が
論理値「１」であればMAINの特性を指定し、
論理値「０」であればSUBの特性を指定するこ
とになる。しかして、この音色制御レジスタ４０
−１の内容を書き替える場合は、データバスD₁
の重み付け「１」のラインにそのデータを送出
し、コントロールバスC₁から制御信号Ｍ／SWを
Lowレベルとして出力する。上記制御信号Ｍ／SWは、ナンドゲートNAND
４０−１に供給され、トランスフアゲートＧ４０
−１を開成し、一方音色制御レジスタ４０−１の
リサキユレートループ上にあるトランスフアゲー
トＧ４０−２を閉成する。従つて、上記データバ
スD₁に送出されたデータを音色制御レジスタ４
０−１に書き込むことが出来る。なお、その場
合、制御部３では、第５図ｇ〜ｊに示されるタイ
ミング信号により、各チヤンネルが指定し得る
為、各チヤンネルの判別が出来る。更に、制御部３では、音色制御レジスタ４０−
１に書込んだMAIN／SUBの情報を、制御信号
Ｍ／SRをLowレベルとすることにより読み出す
ことが出来、その出力は、データバスD₁の重み
付け「１」のラインに得られる。しかして、今、音色制御レジスタ４０−１に第
５表に示したデータを書込んだ場合について以下
に説明する。

【表】その結果、音色制御レジスタ４０−１から出力
される信号MAIN／SUBは第５図ｂに示す如く
なる。そして、その信号は波形RAM３０−１の
アドレス端子MAIN／SUBのほか、チヤンネル
制御部４０内のアンドゲートAND４０−１に直
接、アンドゲートAND４０−２にインバータＩ
４０−１を介して供給され、更に後述する各ブロ
ツクに供給される。また、上記インバータＩ４０
−１の出力は、ADSRレジスタ部５０に制御信号
MAIN／SUBとして供給される。そして、上記アンドゲートAND４０−１，
AND４０−２には、第５図ａの基本クロツクφ
が与えられ、アンドゲートAND４０−１からは
第５図ｃに示す如きクロツクφ_Mが出力し、アン
ドゲートAND４０−２からは第５図Ｄに示す如
きクロツクφ_Sが出力する。なお、このクロツク
φ_M，クロツクφ_Sは、後述する累算部１００など
に供給される。＜５＞ ADSRレジスタ部５０ ADSRレジスタ部５０には、アタツク時間を決
定するアタツククロツク選択データを記憶するラ
ツチ５０−１，５０−２、デイケイ時間を決定す
るデイケイクロツク選択データを記憶するラツチ
５０−３，５０−４、リリース時間を決定するリ
リースクロツク選択データを記憶するラツチ５０
−５，５０−６、サステインレベルを決定するサ
ステインレベルデータを記憶するラツチ５０−
７，５０−８を有する。そして、このラツチ５０−１，５０−３，５０
−５，５０−７は２種類（MAIN／SUB）の楽
音のうち、MAIN側の情報を記憶するラツチで
あり、ラツチ５０−２，５０−４，５０−６，５
０−８はSUB側の情報を記憶するラツチである。しかして、この各データは、第４図に示すエン
ベロープ波形の形状を決定することになる。即
ち、ラツチ５０−１，５０−２に記憶されるアタ
ツククロツク選択データにより、アタツク時間
（発音開始点から最大レベル点までの時間）が決
定され、ラツチ５０−３，５０−４に記憶される
デイケイクロツク選択データによりデイケイ時間
（最大レベル点からサステインレベルまでの時間）
が決定され、ラツチ５０−５，５０−６に記憶さ
れるリリースクロツク選択データによりリリース
時間（サステインレベルから発音終了点までの時
間）が決定される。更に、ラツチ５０−７，５０
−８に記憶されるサステインレベルデータにより
サステインレベルが決定される。なお、このサステインレベルデータを最大レベ
ルと同じにしておけば（後述するように、このサ
ステインレベルデータは、エンベロープカウンタ
部７０から出力されるエンベロープデータの上位
４ビツトと同じ重み付けがなされている。）、オル
ガン音的なエンベロープが付加し得ることにな
り、このサステインレベルデータを最小レベル
（Ｏレベル）と同じにしておけば、撥弦音的なエ
ンベロープを付加し得ることになり、第４図に示
したようなレベルサステインレベルを設定してお
けば、アタツク、デイケイ、サステイン、リリー
スの各変化（ステータス）をもつエンベロープを
付加し得ることになる。次に、このラツチ５０−１〜５０−８に、各デ
ータを設定する場合について説明する。先ず、ラ
ツチ５０−１，５０−２にアタツククロツク選択
データを入力する場合、先ず、SUBのデータを
データバスD₁に制御部３から出力する。そして、
そのデータをクロツクφ_TAによりラツチ５０−１
にセツトする。なお、このクロツクφ_TAは制御部
３から与えられるクロツクで、ラツチ５０−１，
５０−２に共通に供給される。次に、データバスD₁に制御部３からMAINの
データを出力する。そしてクロツクφ_TAにより、
そのデータをラツチ５０−１にセツトし、しか
も、既にラツチ５０−１に入力されていたSUB
のデータをラツチ５０−２にセツトする。このようにして、ラツチ５０−１にMAINの
アタツククロツク選択データを、ラツチ５０−２
にSUBのアタツククロツク選択データを設定す
る。また、ラツチ５０−３，５０−４にデイケイク
ロツク選択データを設定する場合も、上記同様に
して行えるが、この場合、制御部３からは読込み
クロツクとしてφTDがラツチ５０−３，５０−
４に供給されている。更に、ラツチ５０−５，５０−６にリリースク
ロツク選択データを、ラツチ５０−７，５０−８
にサステインレベルデータを設定する場合も、上
記同様に行え、制御部３から、読込みクロツクと
してラツチ５０−５，５０−６にクロツクφ_TRを、
ラツチ５０−７，５０−８にクロツクφ_TSを供給
する。以上の如くして、各ラツチ５０−１〜５０−８
に記憶されたデータは、チヤンネル制御部４０か
ら供給される信号、後述するステ
ータスレジスタ部８０から入力する信号ATT、
DEC、RELによつて選択出力するものである。即ち、ラツチ５０−１の出力は、トランスフア
ゲートＧ５０−１，Ｇ５０−２，Ｇ５０−３，Ｇ
５０−４を介し、更にトランスフアゲートＧ５０
−５，Ｇ５０−６，Ｇ５０−７，Ｇ５０−８を介
して、エンベロープクロツク発生部６０に与えら
れる。また、ラツチ５０−２の出力は、トランス
フアゲートＧ５０−９，Ｇ５０−１０，Ｇ５０−
１１，Ｇ５０−１２を介し、トランスフアゲート
Ｇ５０−５，Ｇ５０−６，Ｇ５０−７，Ｇ５０−
８を介してエンベロープクロツク発生部６０に与
えられる。上記トランスフアゲートＧ５０−１〜Ｇ５０−
４のゲート信号は、上記信号MAIN／SUBをイ
ンバータＩ５０−１を介して反転された信号であ
り、従つて、チヤンネル制御部４０がMAINの
楽音を指定した場合に、このトランスフアゲート
Ｇ５０−１〜Ｇ５０−４は開成する。逆に、トランスフアゲートＧ５０−９〜Ｇ５０
−１２のゲート信号は、上記信号
であり、従つて、チヤンネル制御部４０がSUB
の楽音を指定した場合に、このトランスフアゲー
トＧ５０−９〜Ｇ５０−１２は開成する。そして、トランスフアゲートＧ５０−５〜Ｇ５
０−８はステータスレジスタ部８０から信号
ATTが供給された場合、開成する。このように、ラツチ５０−１，５０−２に記憶
されたMAIN、SUBの楽音のアタツククロツク
選択データは、エンベロープステータスがアタツ
クの場合に限り、しかも、MAIN／SUBの指定
により、選択的にエンベロープクロツク発生部６
０に供給されることになる。次にラツチ５０−３，５０−４に記憶したデイ
ケイクロツク選択出データがエンベロープクロツ
ク発生部６０に供給される場合について説明す
る。即ち、ラツチ５０−３の出力は、トランスフア
ゲートＧ５０−１３，Ｇ５０−１４，Ｇ５０−１
５，Ｇ５０−１６を介し、更にトランスフアゲー
トＧ５０−１７，Ｇ５０−１８，Ｇ５０−１９，
Ｇ５０−２０を介して、エンベロープクロツク発
生部６０に供給される。また、ラツチ５０−４の
出力は、トランスフアゲートＧ５０−２１，Ｇ５
０−２２，Ｇ５０−２３，Ｇ５０−２４を介し、
トランスフアゲートＧ５０−１７，Ｇ５０−１
８，Ｇ５０−１９，Ｇ５０−２０を介してエンベ
ロープクロツク発生部６０に与えられる。上記トランスフアゲートＧ５０−１３〜Ｇ５０
−１６のゲート信号は、上記信号
をインバータＩ５０−２を介して反転された信号
であり、従つて、チヤンネル制御部４０が
MAINの楽音を指定した場合に、このトランス
フアゲートＧ５０−１３〜Ｇ５０−１６は開成す
る。一方、トランスフアゲートＧ５０−２１〜Ｇ５
０−２４のゲート信号は、上記信号
SUBであり、従つて、チヤンネル制御部４０が
SUBの楽音を指定した場合に、このトランスフ
アゲートＧ５０−２１〜Ｇ５０−２４は開成す
る。そして、トランスフアゲートＧ５０−１７〜Ｇ
５０−２０はステータスレジスタ部８０から信号
DECが供給された場合開成する。このように、ラツチ５０−３，５０−４に記憶
されたMAIN、SUBの楽音のデイケイクロツク
選択データは、エンベロープステータスがデイケ
イの場合に限り、しかも、MAIN／SUBの指定
により、選択的にエンベロープクロツク発生部６
０に供給されることになる。次に、ラツチ５０−５，５０−６に記憶したリ
リースクロツク選択データがエンベロープクロツ
ク発生部６０に供給される場合について説明す
る。即ち、ラツチ５０−５の出力は、トランスフア
ゲートＧ５０−２５，Ｇ５０−２６，Ｇ５０−２
７，Ｇ５０−２８を介し、更にトランスフアゲー
トＧ５０−２９，Ｇ５０−３０，Ｇ５０−３１，
Ｇ５０−３２を介して、エンベロープクロツク発
生部６０に供給される。また、ラツチ５０−６の
出力は、トランスフアゲートＧ５０−３３，Ｇ５
０−３４，Ｇ５０−３５，Ｇ５０−３６を介し、
更にトランスフアゲートＧ５０−２９，Ｇ５０−
３０，Ｇ５０−３１，Ｇ５０−３２を介してエン
ベロープクロツク発生部６０に与えられる。上記トランスフアゲートＧ５０−２５〜Ｇ５０
−２８のゲート信号は、上記信号
をインバータＩ５０−３を介して反転された信号
であり、従つて、チヤンネル制御部４０が
MAINの楽音を指定した場合に、このトランス
フアゲートＧ５０−２５〜Ｇ５０−２８は開成す
る。一方、トランスフアゲートＧ５０−３３〜Ｇ５
０−３６のゲート信号は、上記信号
SUBであり、従つて、チヤンネル制御部４０が
SUBの楽音を指定した場合に、このトランスフ
アゲートＧ５０−３３〜Ｇ５０−３６は開成す
る。そして、トランスフアゲートＧ５０−２９〜Ｇ
５０−３０はステータスレジスタ部８０から信号
RELが供給された場合開成する。このように、ラツチ５０−５，５０−６に記憶
されたMAIN、SUBの楽音のリリースクロツク
選択データは、エンベロープステータスがリリー
スの場合に限り、しかもMAIN／SUBの指定に
より、選択的にエンベロープクロツク発生部６０
に供給されることになる。次に、ラツチ５０−７，５０−８に記憶したサ
ステインレベルデータがステータスレジスタ部８
０に供給される場合について説明する。即ち、ラツチ５０−７の出力は、トランスフア
ゲートＧ５０−３７，Ｇ５０−３８，Ｇ５０−３
９，Ｇ５０−４０を介してステータスレジスタ部
８０に供給され、ラツチ５０−８の出力は、トラ
ンスフアゲートＧ５０−４１，Ｇ５０−４２，Ｇ
５０−４３，Ｇ５０−４４を介してステータスレ
ジスタ部８０に供給される。そして、上記トランスフアゲートＧ５０−３７
〜Ｇ５０−４０のゲート信号は、上記信号
MAIN／SUBをインバータＩ５０−４を介して
反転した信号であり、従つて、チヤンネル制御部
４０がMAINの楽音を指定した場合に、このト
ランスフアゲートＧ５０−３７〜Ｇ５０−４０は
開成する。一方、トランスフアゲートＧ５０−４１〜Ｇ５
０−４４のゲート信号は、上記で
あり、従つて、チヤンネル制御部４０がSUBの
楽音を指定した場合に、このトランスフアゲート
Ｇ５０−４１〜Ｇ５０−４４は開成する。このように、ラツチ５０−７，５０−８に記憶
されたMAIN、SUBの楽音のサステインレベル
データは、MAIN／SUBの指定により、選択的
にステータスレジスタ部８０に供給されることに
なる。＜６＞エンベロープクロツク発生部６０、エン
ベロープカウンタ部７０、ステータスレジスタ
部８０本実施例の楽音はエンベロープクロツク発生部
６０、エンベロープカウンタ部７０、ステータス
レジスタ部８０によりエンベロープ制御がなされ
るものである。しかして、エンベロープクロツク発生部６０
は、ADSRレジスタ部５０から供給されるデータ
と、ステータスレジスタ部８０から供給される信
号ATT、DEC、REL、SUBにより対応する速度
のエンベロープクロツクENV CLKを発生し、
（信号SUSが入力する場合はエンベロープクロツ
クENV CLKは発生しない。）エンベロープカウ
ンタ部７０に供給する。このエンベロープクロツク発生部６０の詳細な
回路構成図は省略するが、他のブロツクの４チヤ
ンネルの時分割動作に対応し、各チヤンネル毎
に、エンベロープクロツクENV CLKを発生す
る。なお、このエンベロープクロツク発生部６０
と同様な回路は本出願人が既に出願してある特願
昭53−31369号（特開昭54−123937号、発明の名
称「電子楽器に於ける楽音波形設定方式」）にも
開示してある。そして、エンベロープクロツク発生部６０から
発生したエンベロープクロツクENV CLKは、
エンベロープカウンタ部７０に入力する。このエンベロープカウンタ部７０は、詳細な回
路構成は省略する（なお、上記特願昭53−31−
369号（特開昭54−123937号、発明の名称「電子
楽器に於ける楽音波形設定方式」）にも、この部
分の技術が開示されている。）が、加算器、４段
の５ビツトバラレルにシフト動作する。シフトレ
ジスタと、その他ゲート回路とより成る。なお、
上記シフトレジスタはクロツクφ（第５図ａ参照）
によりシフトする。また、このエンベロープカウンタ部７０には、
ステータスレジスタ部８０より信号ATT、
DEC、REL、SUSが与えれ、アツプカウントす
るか（アタツク時）ダウンカウントするか）デイ
ケイ時、リリース時）が指定される。そして、このエンベロープカウンタ７０の５ビ
ツト出力は乗算部９０に供給されるほか、サステ
インレベルとの一致検出の為、上位４ビツト（重
み付け「２」、「４」、「８」、「16」）がステータス
レジスタ部８０のイクスクルーシブノアゲート
ENOR８０−１，ENOR８０−２，ENOR８０
−３，ENOR８０−４に供給される。また、こ
のエンベロープカウンタ部７０からのエンベロー
プキヤリー（ボロー）信号ENVCoは、エンベロ
ープステータスの変更を行う為、ステータスレジ
スタ部８０内のハーフアダー８０−１のキヤリー
入力端子Ciに供給される。次に、ステータスレジスタ部８０の詳細につい
て説明する。このステータスレジスタ部８０に
は、ステータスレジスタ８０−２、サステインス
テータスレジスタ８０−３を有する。そして、こ
のステータスレジスタ８０−２は、クロツクφ
（第５図ａ参照）にてシフトする４段の２ビツト
パラレルのシフトレジスタであり、サステインス
テータスレジスタ８０−３は、クロツクφ（第５
図ａ参照）にてシフトする１ビツトで４段構成の
シフトレジスタである。このステータスレジスタ８０−２の内容と、サ
ステインステータスレジスタ８０−３の内容と、
エンベロープステータスとの関係は第６表に示す
とおりである。

【表】この第６表に示すように、また第４図に示すよ
うに、デイケイ状態とサステイン状態とは、サス
テインステータスレジスタ８０−３の内容が
「０」であるのか「１」であるのかによつて決定
される。しかして、このステータスレジスタ８０−２の
内容をクリア状態からアタツク状態に変更する、
換言すると、楽音の報音を開始するようにするに
は、制御部３から制御信号KEYONをLowレベ
ル（論理値「０」）とする。なお、この制御信号
KEYONは通常状態でHighレベル（論理値
「１」）である。そして、その制御信号KEYONは、インバータ
Ｉ８０−１により反転され、オアゲートOR８０
−１に供給され、ステータスレジスタ８０−２の
重み付け「１」の入力端子に論理値「１」の信号
を供給することになる。一方、上記制御信号
KEYONがアンドゲートAND８０−１に供給さ
れる為、ステータスレジスタ８０−２の重み付け
「２」の入力端子に論理値「０」の信号を供給す
ることになる。その結果、ステータスレジスタ８０−２の内容
は「０、１」となり、アタツク状態に設定され
る。そして、この内容は、順次クロツクφでシフ
トされて、出力端子からデコーダ８０−４に供給
される。いま、このデコーダ８０−４にて、アタ
ツク状態であることが検出されると信号ATTを
上述したトランスフアゲートＧ５０−５〜Ｇ５０
−８、エンベロープクロツク発生部６０、エンベ
ロープカウンタ部７０に供給し、アタツク状態の
動作を開始することになる。また、上記ステータスレジスタ８０−２の出力
は、ハーフアダー８０−１を介し、更にオアゲー
トOR８０−１あるいはオアゲートOR８０−２、
アンドゲートAND８０ー１を介して入力端子に
リサキユレートすることになる。しかして、以下、上述の如くアタツク状態に設
定したチヤンネルの動作のみ説明するが、他のチ
ヤンネルも全て独立的にエンベロープ制御の為の
動作を行うようになる。さて、アタツク状態に設定されたチヤンネルに
対しては、エンベロープクロツク発生部６０から
入力するエンベロープクロツクENV CLKに応
じて順次カウントアツプする動作がエンベロープ
カウンタ部７０にて行なわれる。従つて、その出力は、「00000」から順次増加
し、第４図に示す如く最大レベル「11111」に達
する。そして、次のエンベロープクロツクENV
CLKが入力すると、エンベロープキヤリー信号
ENVCoをエンベロープカウンタ部７０は出力
し、ハーフアダー８０−１に与える。その結果、ハーフアダー８０−１で現在までの
値「01」に対し「＋１」動作が行われて、その内
容を「10」とし、以下この内容をステータスレジ
スタ８０−２は循環保持することになる。そして、デコーダ８０−４では、デイケイ状態
であることを検出し、信号DECを上述したトラ
ンスフアゲートＧ５０−１７〜Ｇ５０−２０、エ
ンベロープクロツク発生部６０、エンベロープカ
ウンタ部７０及びステータスレジスタ部８０内の
アンドゲートAND８０−２に供給し、デイケイ
状態の動作を開始するようになる。その結果、デイケイ状態に設定されたチヤンネ
ルに対しては、エンベロープ発生部６０から入力
するエンベロープクロツクENV CLKに応じて
順次カウントダウンする動作がエンベロープカウ
ンタ部７０にて行なわれる。そして、エンベロープカウンタ部７０の出力
は、乗算部９０に供給されると共に、上位４ビツ
ト出力がイクスクルーシブノアゲートENOR８
０−１〜ENOR８０−４に与えられる。このイ
クスクルーシブノアゲートENOR８０−１〜
ENOR８０−４の他方の入力端子にはADSRレ
ジスタ部５０からサステインレベルデータが供給
され、全ビツトの内容が一致した際、このイクス
クルーシブノアゲートENOR８０−１〜ENOR
８０−４の出力は印加されるアンドゲートAND
８０−３から論理値「１」が出力することにな
る。そして、上記アンドゲートAND８０−３の出
力はアンドゲートAND８０−２に供給され、い
ま、このアンドゲートAND８０−２の他の入力
は全て「１」であること（即ち、デコーダ８０−
４から信号DECが論理値「１」で与えられ、サ
ステインステータスレジスタ８０−３の出力がイ
ンバータＩ８０−２にて反転して論理値「１」で
与えられる。）により、オアゲートOR８０−３
を介してその信号がサステインステータスレジス
タ８０−３に供給されることになる。その為、サステインステータスレジスタ８０−
３の当該チヤンネルは論理値「１」となり、その
出力はエンベロープクロツク発生部６０、エンベ
ロープカウンタ部７０に対し信号SUSとして供
給され、エンベロープデータをサステインレベル
で保持するようにする。また、サステインステー
タスレジスタ８０−３の出力は、アンドゲート
AND８０−４に供給され、このアンドゲート
AND８０−４には、デコーダ８０−４の信号
RELがインバータＩ８０−３を介して供給され
ている為、その出力が論理値「１」となり、オア
ゲートOR８０−３を介してサステインステータ
スレジスタ８０−３の入力端子に与えられること
になる。従つて、サステインステータスレジスタ８０−
３には、サステイン状態を示す「１」信号が当該
チヤンネルに循環記憶されることになる。そして、このサステイン状態からリリース状態
に変化するのは、制御部３から制御信号
KEYOFFをLowレベル（論理値「０」）とするこ
とにより行われる。なお、この制御信号KEY
OFFは、通常状態でHighレベル（論理値「１」）
である。そして、この制御信号KEY OFFは、インバー
タＩ８０−４により反転されてオアケートOR８
０−１，OR８０−２に与えられる。従つて、ス
テータスレジスタ８０−２の内容は「１，１」と
なりリリース状態とされ、デコーダ８０−４から
は信号RELが出力することになる。そして、この信号RELは上記トランスフアゲ
ートＧ５０−２９〜Ｇ５０−３２に供給されるほ
か、エンベロープクロツク発生部６０、エンベロ
ープカウンタ部７０に与えられる。また、上記信
号RELは、インバータＩ８０−３を介してアン
ドゲートAND８０−４に印加される。その結果、エンベロープクロツク発生部６０に
は、リリースクロツク選択データが与えられ、そ
のデータに応じた速度のエンベロープクロツク
ENV CLKがエンベロープカウンタ部７０に与
えられ、エンベロープカウンタ部７０ではダウン
カウントを開始する。また、サステインステータスレジスタ８０−３
の内容は、アンドゲートAND８０−４が閉成さ
れる為、リサキユレートループが閉じて、論理値
「０」が保持されることになる。そして、エンベロープカウンタ部７０からキヤ
リー（ボロー）信号ENVCoが出力するまで、ダ
ウンカウントが続けられ、そのデータは乗算部９
０に印加される。そして、上記キヤリー信号
ENVoが出力すると、その信号はハーフアダー８
０−１のキヤリー入力端子に与えられ、ステータ
スレジスタ８０−２の当該チヤンネルの内容を
「０，０」に設定する。その結果、そのチヤンネ
ルの楽音出力は停止することになる。以上の説明で、アタツク、デイケイ、サステイ
ン、リリースの各状態に応じて第４図に示す如き
エンベロープデータが出力することが理解される
が、特に鍵盤のキーオフ状態を検出し、即座に制
御部３から制御信号KEYOFFを出力した場合、
ステータスレジスタ８０−２がたとえ、アタツク
状態、デイケイ状態を示すデータ「０，１」、
「１，０」を記憶していたとしても、強制的に
「１，１」のリリース状態とし得、リリースの動
作を行うようになる。なお、上記信号KEYON、KEYOFFは、マニ
ユアル演奏の場合のキーオン、キーオフを示すほ
か、自動演奏の場合、発音開始、リリース状態へ
の移行を夫々示すものである。このように、ステータスレジスタ部８０の制御
のもとに、エンベロープクロツク発生部６０、エ
ンベロープカウンタ部７０は動作するようにな
り、順次エンベロープデータを乗算部９０に４チ
ヤンネルの時分動作に応じて出力するようにな
る。また、制御部３は、ステータスレジスタ８０−
２、サステインステータスレジスタ８０−３の内
容を読出して、空チヤンネルを検出する等の処理
を行なうことが出来る。即ち、制御部８から制御
信号ENVRをLowレベル信号として出力すると、
その出力がインバータＩ８０−５を介してトラン
スフアゲートＧ８０−４５，Ｇ８０−４６，Ｇ８
０−４７に与えられ、このトランスフアゲートＧ
８０−４５〜Ｇ８０−４７が開成することによ
り、データバスD₁の重み付け「１」，「２」のラ
インにステータスレジスタ８０−２の重み付け
「１」，「２」のデータが、またデータバスD₁の重
み付け「４」のラインに、サステインステータス
レジスタ８０−３の内容が出力することになる。＜７＞乗算部９０乗算部９０は、デコーダ９０−１とシフト回路
９０−２とを有する。そして、デコーダ９０−１
には、波形RAM部３０から出力される波形の差
分値データW₁，W₂が供給される。そして、このデータW₁，W₂により、第４表に
示した如き４段階の出力を得る。即ち、差分値デ
ータW₁，W₂が「０，０」であると、エンベロー
プカウンタ７０からのエンベロープデータが如何
なる値であろうとも、乗算部９０からは論理値
「０」の出力を得る。即ち、デコーダ９０−１の「０」の出力はシフ
ト回路９０−２内のトランスフアゲートＧ９０−
１，Ｇ９０−２，Ｇ９０−３，Ｇ９０−４，Ｇ９
０−５，Ｇ９０−６，Ｇ９０−７に印加される。
このトランスフアゲートＧ９０−１〜Ｇ９０−７
の一端はグランドレベル（Lowレベル、論理値
「０」）に印加され、他端は出力ラインL₁〜L₇に
供給される。従つて、デコーダ９０−１から出力
「０」を得ると、全ラインL₁〜L₇の出力は全て
「０」となる。また、デコーダ９０−１の「１」の出力は、シ
フト回路９０−２内のトランスフアゲートＧ９０
−８，Ｇ９０−９，Ｇ９０−１０，Ｇ９０−１
１，Ｇ９０−１２，Ｇ９０−１３，Ｇ９０−１４
に印加される。そして、このトランスフアゲート
Ｇ９０−８〜Ｇ９０−１２には、エンベロープカ
ウンタ部７０のエンベロープデータが一端に供給
され、またトランスフアゲートＧ９０−１３，Ｇ
９０−１４の一端にはグランドレベルが接続さ
れ、他端は出力ラインL₁〜L₇に供給される。従
つて、デコーダ９０−１から出力「１」を得る
と、ラインL₁〜L₇から、エンベロープデータが
直接出力することになる。更に、デコーダ９０−１の「２」の出力は、シ
フト回路９０−２内のトランスフアゲートＧ９０
−１５，Ｇ９０−１６，Ｇ９０−１７，Ｇ９０−
１８，Ｇ９０−１９，Ｇ９０−２０，Ｇ９０−２
１に印加される。そして、このトランスフアゲー
トＧ９０−１５はグランドレベルに接続され、他
端がラインL₁に接続される。またトランスフア
ゲートＧ９０−１６〜Ｇ９０−２０は一端がエン
ベロープカウンタ部７０のエンベロープ出力端子
に接続され、他端がラインL₂〜L₆に接続される。
更にトランスフアゲートＧ９０−２１は一端がグ
ランドレベルに接続され、他端がラインL₇に接
続される。従つて、デコーダ９０−１から出力
「２」を得ると、ラインL₁〜L₇から、エンベロー
プデータが２倍（１ビツトシフト）された値のデ
ータが出力することになる。また、デコーダ９０−１の「４」の出力は、シ
フト回路９０−２内のトランスフアゲートＧ９０
−２２，Ｇ９０−２３，Ｇ９０−２４，Ｇ９０−
２５，Ｇ９０−２６，Ｇ９０−２７，Ｇ９０−２
８に印加される。そして、このトランスフアゲー
トＧ９０−２２，Ｇ９０−２３の一端はグランド
レベルに接続され、他端はラインL₁，L₂に接続
される。またトランスフアゲートＧ９０−２４〜
Ｇ９０−２８の一端はエンベロープカウンタ部７
０のエンベロープ出力端子に接続され、他端は、
ラインL₃〜L₇に接続される。従つて、デコーダ
９０−１から出力「４」を得ると、ラインL₁〜
L₇からエンベロープデータが４倍（２ビツトシ
フト）された値のデータが出力することになる。このようにして、波形の差分値データW₁，W₂
とエンベロープデータの乗算が行われ、累算器１
００に送出される。なお、この乗算部９０内のトランスフアゲート
Ｇ９０−２９，Ｇ９０−３０は、音階クロツク発
生部１０からスケールクロツクSCCLKが発生し
たときのみ開成し、上記差分値データW₁，W₂を
デコーダ９０−１へ供給するもので、このスケー
ルクロツクSCCLKの発生時に限り、この乗算部
９０は有効なデータが出力し、その他のタイミン
グでは、乗算部９０は「０」を出力する。＜８＞累算部１００累算部１００では、２種類（MAIN／SUB）
のエンベロープ制御された差分値データを累算し
て、振幅値あるいは複数の楽音が発生していると
きは夫々の振幅値の加算値を、各種類
（MAIN／SUB）毎に交互に外部のＤ／Ａ変換器
へ出力するものである。いま、第５表に示したように、チヤンネル１を
SUBの楽音として、チヤンネル２〜４をMAIN
の楽音として出力する場合について以下に説明す
る。即ち、上記乗算部９０からラインL₁〜L₇を介
して供給される７ビツトデータは、加算器１００
−１のＡ入力端子のうち重み付け「１」，「２」，
「４」，「８」，「16」，「32」，「64」の端子へイク
ス
クルーシブオアゲートEOR１００−１，EOR１
００−２，EOR１００−３，EOR１００−４，
EOR１００−５，EOR１００−６，EOR１００
−７を介して印加される。また、この各イクスル
ーシブオゲートEOR１００−１〜EOR１００−
７の他方の入力端子及びＡ入力端子の重み付け
「128」、「256」、「512」の端子、キヤリー入端子
Cinには、波形RAM３０−１の出力W₃（符号ビ
ツト）がトランスフアゲートＧ１００−１を介し
て供給される。従つて、音階クロツク発生回路１０−３から、
スケールクロツクSCCLKが発生した際に、波形
RAM３０−１の出力データW₃が「０」であれ
ば、この加算器１００−１はＢ入力端子（重み付
け「１」〜「512」の10ビツト）に供給されるデ
ータと、乗算部９０から供給されるデータとを加
算してＳ出力端子（重み付け「１」〜「512」の
10ビツト）から出力するが、上記データW₃が
「１」であれば、乗算部９０から供給されるデー
タの論理レベルを反転し、更にその値に「＋１」
したデータ、換言すれば乗算部９０の出力データ
の符号を反転し、負の値としたデータが加算器１
００−１のＡ入力端子及びキヤリー入力端子Cin
に印加され、他方のＢ入力端子からのデータと加
算してＳ出力端子から出力する。このようにして、正、負いずれの差分値データ
をも累算部１００にて累算することが可能であ
る。そして、加算器１００−１から出力されるデー
タは、トランスフアゲートＧ１００−２，Ｇ１０
０−３，Ｇ１００−４，Ｇ１００−５，Ｇ１００
−６，Ｇ１００−７，Ｇ１００−８，Ｇ１００−
９，Ｇ１００−１０，Ｇ１００−１１に印加さ
れ、このトランスフアゲートＧ１００−２〜Ｇ１
００−１１の出力は、ラツチ１００−２，１００
−３に印加される。しかして、上記トランスフア
ゲートＧ１００−２〜Ｇ１００−１１には、加算
器１００−１のキヤリー出力端子Contの出力と、
トランスフアゲートＧ１００−１２を介して供給
される波形RAM３０−１の波形データW₃とがイ
クスクルーシブノアゲートENOR１００−１に
供給され、その出力が印加される。即ち、このイクスクルーシブノアゲート
ENOR１００−１は、加算器１００−１のオー
バーフロー時の処理を行うもので、通常状態で
は、上記トランスフアゲートＧ１００−２〜Ｇ１
００−１１は開成するが、正または負のオーバー
フローが生じたときは、このトランスフアゲート
Ｇ１００−２〜Ｇ１００−１１は開成される。そして、このオーバーフロー時には、ラツチ１
００−２またはラツチ１００−３の出力が再びこ
のラツチ１００−２またはラツチ１００−３に入
力されるように、トランスフアゲートＧ１００−
１３，Ｇ１００−１４，Ｇ１００−１５，Ｇ１０
０−１６，Ｇ１００−１７，Ｇ１００−１８，Ｇ
１００−１９，Ｇ１００−２０，Ｇ１００−２
１，Ｇ１００−２２が開成する。即ち、このトラ
ンスフアゲートＧ１００−１３〜Ｇ１００−２２
には、上記イクスクルーシブノアゲートENOR
１００−１の出力がインバータ１００−１にて反
転されて印加されている。そして、上記ラツチ１００−２，１００−３は
夫々クロツクφ_M，φ_S（第５図ｃ，ｄ参照）で読込
動作を行うもので、その記憶状態は、第５図ｅ、
ｆに示す如く変更されることになる。従つて、今
の場合、チヤンネル１のデータはラツチ１００−
３に記憶されチヤンネル２〜４のデータはラツチ
１００−２に記憶されることになる。そして、ラツチ１００−２のデータは、チヤン
ネル制御部４０からの信号MAIN／SUB（第５図
ｂ参照）により開閉制御されるトランスフアゲー
トＧ１００−２３，Ｇ１００−２４，Ｇ１００−
２５，Ｇ１００−２６，Ｇ１００−２７，Ｇ１０
０−２８，Ｇ１００−２９，Ｇ１００−３０，Ｇ
１００−３１，Ｇ１００−３２を介して、加算器
１００−１のＢ入力端子へ供給されると共に、２
チヤンネル毎にレベルを反転するクロツクtn（第
５図ｋ参照）が印加されるトランスフアゲートＧ
１００−３３，Ｇ１００−３４，Ｇ１００−３
５，Ｇ１００−３６，Ｇ１００−３７，Ｇ１００
−３８，Ｇ１００−３９，Ｇ１００−４０，Ｇ１
００−４１，Ｇ１００−４２を介してラツチ１０
０−４に供給され、クロツクφn（第５図ｌ参照）
にて読込まれる。一方、ラツチ１００−３のデータは、チヤンネ
ル制御部４０からの信号MAIN／SUB（第５図ｂ
参照）がインバータＩ１００−２が反転されて与
えられるトランスフアゲートＧ１００−４３，Ｇ
１００−４４，Ｇ１００−４５，Ｇ１００−４
６，Ｇ１００−４７，Ｇ１００−４８，Ｇ１００
−４９，Ｇ１００−５０，Ｇ１００−５１，Ｇ１
００−５２を介して、加算器１００−１のＢ入力
端子へ供給されると共に、上記クロツクtn（第５
図ｋ参照）がインバータＩ１００−３を介して与
えられるトランスフアゲートＧ１００−５３，Ｇ
１００−５４，Ｇ１００−５５，Ｇ１００−５
６，Ｇ１００−５７，Ｇ１００−５８，Ｇ１００
−５９，Ｇ１００−６０，Ｇ１００−６１，Ｇ１
００−６２を介して、ラツチ１００−４に印加さ
れて読込まれる。その結果、このラツチ１００−４からは、第５
図ｍに示す如く、MAINとSUBの夫々の楽音が
交互にクロツクφn（第５図１参照）に同期して
Ｄ／Ａ変換器にバスラインB₃（10ビツトライン）
を介して出力することになる。なお、上述したように、加算部１００−１のオ
ーバーフロー時に、オーバーフローする以前のデ
ータをラツチ１００−２あるいはラツチ１００−
３に記憶させる為、上記トランスフアゲートＧ１
００−２３〜Ｇ１００−３２の出力及びトランス
フアゲートＧ１００−４３〜Ｇ１００−５２の出
力は、トランスフアゲートＧ１００−１３〜Ｇ１
００−２２に供給されるようになつている。以上のように、この累算部１００においては、
２種類MAIN／SUBの楽音の振幅データあるい
は、各チヤンネルの振幅データの加算値データ
が、独立のラツチ１００−２、ラツチ１００−３
に記憶され、そのデータが交互にＤ／Ａ変換器に
出力されるようになり、このLSIチツプ１の外部
では、この交互に出力されるデータに対し、更
に、独立的にフイルタをかけることや、音量比を
楽音MAIN／SUBで可変制御することが出来る。その為、例えば、メロデイ音と伴奏音あるいは
マニユアル演奏音と自動演奏音、その他２系統の
楽音を夫々独立的に外部で処理することが出来
る。本実施例においては、上述した如く、４チヤン
ネルの時分割処理を行う電子楽器において、各チ
ヤンネルをMAIN／SUBの２種類の楽音のいず
れを発生させるチヤンネルとするかを指定し得る
ようにし、各楽音毎に波形あるいは、エンベロー
プを任意に設定出来るようにし、各楽音を同時に
発生し得るようにしたから、極めて少ないハード
ウエアでで２種類の楽音を得ることが出来、ま
た、本実施例の回路１チツプのLSIにて構成した
ことにより、非常にコンパクトな電子楽器を製造
することも可能となるという利点を有する。なお、上記実施例では、４チヤンネルの時分割
処理を行う電子楽器に本発明を適用したが、それ
以上あるいはそれ以下の複数チヤンネルの時分割
処理を行う電子楽器にも本発明と適用し得る。また、上記実施例では２種類の楽音MAIN／
SUBを各チヤンネル毎に指定出来るようにした
が、如何なるチヤンネルがMAINで、如何なる
チヤンネルがSUBであるかを固定的に設定して
ある場合にも、本発明を適用することが出来る。
その場合は、例えば全チヤンネルを１つの楽音で
発生するか、それとも固定的に設定された
MAIN／SUBの種類で各チヤンネルから楽音を
発生するかを選択指定出来るようにしても良い。更に、上記実施例では２種類（MAIN／SUB）
の楽音を発生する場合について説明したが、それ
以上の種類の楽音を時分割処理の各チヤンネルか
ら選択的に発生するようにすることも出来る。また、上記実施例では、LSI外部にて２種類の
楽音の制御を行なえるようにした為、累算部、１
００内に、MAINのデータを記憶するラツチと、
SUBのデータを記憶するラツチを独立して設け
るようにし、Ｄ／Ａ変換器には時分割的に２種類
の楽音の振幅データあるいは各チヤンネルの振幅
データの加算値データを供給するようにしたが、
外部でそのような制御を行わなければ、１つのラ
ツチに順次全てのチヤンネルのエンベロープ制御
された差分値データを累算記憶するようにしても
良い。そして、そのラツチの出力を外部のＤ／Ａ
変換器に供給するようにすれば経時的に変化する
振幅レベル信号あるいは各チヤンネルの振幅レベ
ルの加算レベル信号を得ることが出来る。加えて、上記実施例では、楽音の音高に応じて
スケールクロツクSCCLKを生成し、このクロツ
クにより波形のアドレスを歩進するようにして、
各ステツプの波形を読出すようにしたが、音高に
応じて位相角データを選択し、この位相角データ
を時分割の各サイクル毎に累算して、波形の位相
角を指定するようにした電子楽器、例えば、特公
昭52−46088号公報（発明の名称；「電子楽器」、
出願人；日本楽器製造株式会社）に開示されてい
るような電子楽器にも、本発明を適用し得ること
は勿論であり、その場合、波形メモリを楽音の種
類毎に切替え制御することにより実施し得る。また、上記実施例では、波形RAM３０−１に
波形の差分値データを記憶するようにしたが、波
形の振幅値データを記憶させることも出来、その
場合は、累積部１００は不要となる。加えて、上記実施例では、デイジタル回路に
て、電子楽器を構成するようにしたが、例えば波
形メモリあるいはエンベロープメモリをアナログ
回路、（電圧レベルにて制御する）にて構成する
ような場合（上記特公昭52−46088号公報にもそ
のような技術が開示されている。）にも同様に本
発明を適用することが出来る。また、上記実施例では、楽音の特性として、波
形と、エンベロープ波形とを選択し、これらを切
替えるようにして２種類の楽音を同時に生成する
ようにしたが、その他、ビブラート効果、トレモ
ロ効果の付加方法を各種類で変更したり、あるい
は、その他の効果を各種類毎に変更したりするよ
うにすることも可能である。その他本発明の要旨を逸脱しない範囲で、種々
変形応用可能であることは勿論である。この発明は、以上説明した如く、各発音チヤン
ネルからの波高値を波形の種類毎にデジタル的に
累算して、この波形の書類毎の累算値を時分割的
に出力するようにしたので、様々な波形処理（例
えば、波形種毎の効果付加等）を後段において簡
単に行うことができる、より応用性の高いデジタ
ル累算方式の楽音波形発生装置を得ることができ
る。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図は、本
実施例の電子楽器に用いられるLSIチツプの機能
ブロツクを示した図、第２図Ａ〜Ｃは同実施例の
詳細な回路構成図、第３図は第２図Ａ〜Ｃの図面
の接続状態を示す図、第４図は本実施例のエンベ
ロープ波形を示す図、第５図は、本実施例の動作
を説明する為のタイムチヤートである。１……LSIチツプ、２……楽音生成部、３……
制御部、１０……音階クロツク発生部、２０……
波形ステツプカウンタ部、３０……波形RAM
部、４０……チヤンネル制御部、４０−１……音
色制御レジスタ、５０……ADSRレジスタ部、６
０……エンベロープクロツク発生部、７０……エ
ンベロープカウンタ部、８０……ステータスレジ
スタ部、９０……乗算部、１００……累算部。

Claims

【特許請求の範囲】１複数のメモリエリアを有し、複数種類の楽音
波形データを記憶した波形記憶手段と、複数の時分割読み出しチヤンネルを有し、この
複数の時分割読み出しチヤンネルの夫々によつ
て、上記波形記憶手段から複数種類の楽音波形デ
ータを読み出すようにして、異なる種類の楽音波
形データを時分割的に得る読み出し制御手段と、この読み出し制御手段により上記波形記憶手段
から読み出される複数種類の楽音波形データを、
各種類毎に別個に累算する累算手段と、この累算手段にて各種類毎に累算された１乃至
複数の楽音波形データの累算値を、上記複数の時
分割読み出しチヤンネルの全チヤンネル時間を上
記累算値の数に分割した複数の時間毎に、時分割
的に出力する出力手段と、を具備したことを特徴とする楽音波形発生装置。２複数のメモリエリアを有し、複数種類の楽音
波形データを記憶した波形記憶手段と、複数の時分割読み出しチヤンネルを有し、この
複数の時分割読み出しチヤンネルの夫々によつ
て、上記波形記憶手段から複数種類の楽音波形デ
ータを読み出すようにして、異なる種類の楽音波
形データを時分割的に得る読み出し制御手段と、この読み出し制御手段により上記波形記憶手段
から読み出された複数種類の楽音波形データにエ
ンベロープを付与するエンベロープ付与手段と、
このエンベロープ付与手段によりエンベロープの
付与された複数種類の楽音波形データを、各種類
毎に別個に累算する累算手段と、この累算手段にて各種類毎に累算された１乃至
複数の楽音波形データの累算値を、上記複数の時
分割読み出しチヤンネルの全チヤンネル時間を上
記累算値の数に分割した複数の時間毎に、時分割
的処理に出力する出力手段と、を具備したことを特徴とする楽音波形発生装置。