JPS5834840B2 - 電子楽器に於ける音量エンベロ−プ設定方式 - Google Patents

Description

【発明の詳細な説明】 本発明は電子楽器に於ける楽音を構成する音量エンベロ
ープの少なくとも立上り時間、立下り時間を数値で指定
するようにする電子楽器に於ける音量エンベロープ設定
方式に関する。

電子楽器に於いて音量エンベロープは楽音を構成する上
で極めて重要な要素となるものであるが、従来の電子楽
器はアナログ的手法を用いて設計されているのが多く、
従って音量エンベローフモＣＲ時定数で回路構成したり
、あらかじめエンベロープ波形を記憶装置に設定してお
く構成で行われるものである。

しかし、このような構成では楽器に対応して複数個のＣ
Ｒ回路や記憶装置を必要とすることになり回路構成が複
雑にならざるを得すコスト的にも高価になるものであっ
た。

本発明は上記の点に鑑みて威されたもので、音量エンベ
ロープのＡ（アタック）Ｄ（ディケイ）Ｓ（サスティン
）Ｒ（リリース）を数値でもって任意設定出来るように
構成する電子楽器に於ける音量エンベロープ設定方式を
提供するものである。

以下、図面に基づいて本発明の一実施例を詳細に説明す
る。

第１図は本発明に係る全体構成を示すもので、１は、第
２図の如く多数の演奏用キーが配列されたキーマトリッ
クスで、この場合８４個のキーが１２列７行に配列され
てなる。

２はクロックパルスＣＰ１を計数する８４進の計数回路
であり、４ビツト１２進のバイナリの列計数回路２ａ及
び３ビツト７進のバイナリの百計数回路２ｂとから構成
され、列計数回路２ａの各ビット出力は音階デコーダ３
へ、百計数回路２ｂの各ピット出力はオクターブデコー
ダ４に供給され逐次タイミング信号を発生する。

前記マトリックス回路１の詳細は第３図に示されるもの
で、８４個のキーは音階デコーダ３がらの１２本の入力
ライン１−１．・・・・・・、１−１２及び出力ライン
１−１３．・・・・・・、１−１９に結合される。

そして、前記出力ライン１１３．・曲・、１−１９はオ
クターブデコーダ４の各出力ライン１２０、・・・・・
・、１−２６と論理積接続されるアンド回路１−２７．
・・・・・・、１−３３を介してオア回路１−３４に接
続され、前記キーが操作された場合にオクターブタイミ
ング信号に対応した音階デコーダ３からの操作タイミン
グ信号をこのオア回路１−３４より出力するものである
。

また、列計数回路２ａの４及び８ウエイトのビット段出
力はアンド回路５に結合され、その出力の立上り時に列
計数回路２ａをリセットすると共に百計数回路２ｂに「
＋１」歩進信号を供給し、行計数回路２ｂｃ、）谷ビッ
ト段出力はアンド回路６に結合されその出力の立上り時
にこの再計数回路２ｂをリセットするように計数動作す
る為、副計数回路２ａ、再計数回路２ｂは夫々１２進、
７進−ＱＩｉｆ数動作されるものである。

前記計数回路２の谷ビット段出力は７ビツトパラレルの
第１のレジスタ７及び一致回路８に後述するアンド回路
９からの出力信号に同期して供給され、さらに、この第
１のレジスタ１の各ビット段出力は７ビツトパラレルの
第２のレジスタ１０及び前記一致回路８に後述するアン
ド回路１１からの出力信号に同期して供給さるものであ
る。

この第２のレジスタの７ビツトハラレル数値情報は音高
クロック制御回路１２に供給され、ここでは前記数値情
報に基づく音高に対応した周波数のクロック信Ｍをアド
レス制御回路１３にアドレスステップ信号として供給し
、楽音波形記憶装置１４に記憶されている楽音波形をア
ドレスステップ毎に読み出すようにするものである。

前記楽音波形記憶装置１４は第４図に示した半波の楽音
波形をディジタル的に記憶する例えばＲＡＭ（ランダム
・アクセス・メモリ）から構成されるもので、例えば２
５６（ステップ）×１１（ピッ））＝２８１６（ビット
）の記憶容量を有するものとする。

一方、アドレス制御回路は第５図に示されるもので、「
０」から「２５５」の２５６ステツプのバイナリ計数状
態を得る８ビットのアップ・ダウン計数動作するアドレ
スカウンタ１３−１が設けられている。

即ち、このアドレスカウンタ１３−１は「０」からｌ’
−２５５Ｊ撃状態迄順次アンプ方向に計数されて楽音波
形記憶装置１４に記憶されている半波の楽音波形を読み
出した後ダウン方向に「２５５」かも「０」計数状態迄
順次指定して逆方向に楽音波形を読み出すことによって
求める全波の楽音波形を読み出し出力するように動作す
るものである。

従って、音高クロック制御回路１２からの指定された音
高に対応する周波数のクロック信号（第６図ａ参照）が
アドレスカウンタ１３−１に供給されると前記楽音波形
記憶装置１４は順次アップ方向にアドレスステップされ
る。

そして、アドレスカウンタ１３１が第６図に示す如（「
２５５ｊ計数状態になると第６図すの如くキャリー信号
がオア回路１３−２に供給される為、ディレードフリッ
プフロップ（以下ＤＦ／Ｆと称呼する）［開路１３−３
０Ｑ側出力及び演奏指令かりえもれているアンド回路１
３−４が開かれ、その出力信号がＤＦ／Ｆ回路１３−５
に印加される。

このＤＦ／Ｆ回路１３５は前述した音高クロック信号を
インバータ１３５は前述した音高クロック信号をインバ
ータ１３−６で反転した出力信号の立上り時にＱ側出力
より信号を発生し、アドレスカウンタ１３−１に第６図
Ｃの如くダウン指令信号を供給する。

また、このダウン指令信号は前記オア回路１３−２に帰
還されると共にアンド回路１３−７の入力端にも印加さ
れる。

そして、ダウン指令信号に基づくアドレスカウンタ１３
−１のダウン計数動作時にこのアドレスカウンタ１３−
１が「Ｏ」計数状態になると、オア回路１１８を介して
インバータ１３−９から第６図ｄの如く「Ｏ」検出信号
が得られアンド回路１１７に印加される。

この時、アンド回路１３−７にはＤＦ／Ｆ回路１３３の
Ｑ側からの信号も印加されているため、このアンド回路
１３−７は開かれ、その出力信号はＤＦ／Ｆ回路１３−
３のデータ入力端に印加され音高クロック信号に同期し
てその出力状態が反転されＱ側出力より第６図ｅの如く
Ｓ信号を得る。

このＤＦ／Ｆ回路１３−３のＱ側副力信号はゲート回路
１５に印加されている為、前記Ｓ信号出力時はゲート出
力を禁止し「０」出力状態とするものである。

即ち、アドレスカウンタ１３−１はダウン指令によって
第６図ｅ出力時には「０」計数状態から１２５５ｊ計数
状態になるが、この時点ではゲー］・回路１５からの出
力が禁止されることになる。

そして、ＤＦ／Ｆ回路１３−３のＱ側出力端からＳ信号
が出力されることによりアンド回路１３１．１３−７の
出力が禁示され、第６図Ｃの様に再びダウン指令からア
ップ指令に変わる為アドレスカウンタ１３−１はアップ
方向に計数動作されｒＯＪ計数状態から計数歩進される
。

従って、第４図の如く、楽音波形記憶装置１４に記憶さ
れている半波の楽音波形をアドレスカウンタ１３−１の
計数状態を「０」→「２５５Ｊ→「０」と順次アドレス
指定して全波の楽音波形として読み出すものであるが、
この１サイクル後に再び繰り返し読み出す場合には「０
」→ｌ’−２５５Ｊ→ｒＯＪ ｒＯＪ→「２５５ｊ・・
・・・・の如く「０」アドレスを連続して指定しなけれ
ばならないために前記ＤＦ／Ｆ回路１３−３によるＳ信
号を設けて１ステップ追加回路が必要となるものである
。

また、前記アドレス制御回路１３からのダウン指令信号
はＤ／Ａ変換回路１６に極性反転信号として供給され、
アドレスカウンタ１３−１のダウン計数動作に読み出さ
れる楽音波形の逆性を反転するように制御すると共にこ
こで楽音波形記憶装置１４からゲート回路１５を介して
読み出されたディジタル値がアナログ量に変換されるも
のである。

尚、楽音波形記憶装置１４には半波を記憶するようにし
たが、これは勿論全波の楽音波形として記憶するように
してもよいもので、この場合記憶１、アドレスステップ
数が増大するが、アドレス制御回路１３の構成を簡略化
することができ、アドレスカウンタ１３−１のダウン方
向制御は必要なくなるものである。

また、演奏時に前記キーマトリックス回路１のオア回路
１−３４から出力されろ操作されたキーに対応するタイ
ミング信号はオア回路１７を介してキーの数に対応した
記憶ビット数を有する８４ビツトのシフトレジスタ１８
の対応する記憶ビット位置に記憶される。

このシフトレジスタ１８は前記クロック信号ＣＰ１に同
期して順次シフト動作されるもので、このシフトレジス
タ１８からの出力信号は後述する２０ｍ５の計測カウン
タ２０からの出力信号が供給されるアンド回路１９を介
してオア回路１７に帰還される。

２１は、「Ｏ」、「１」、「２」の出力より計数値信号
を順次出力する３進の計数回路で、その「１」出力は前
記アンド回路１１の第１入力端に、「２」出力はアンド
回路２２の第１入力端に、ｒＯＪ出力は前記アンド回路
９の第１入力端に接続され、「Ｏ」、「１」、「２」出
力順にゲート制御されるようになる。

アンド回路９の他方入力端には前記オア回路１７から出
力信号が接続されその出力信号はオア回路２３の第１入
力端に、アンド回路２２の第２入力端には前記−数回路
８の一致出力信号が接続されその出力信号はオア回路２
３の第２入力端に、またアンド回路１１の第２入力端に
は後述する１６ｍ５の計測カウンタ２４からの出力信号
を、第３入力端には前記アドレス制御回路１３からの第
６図ｅに示したＳ信号又はスタート指令が印加されその
出力信号はオア回路２３の第３入力端に結合され、この
オア回路２３の出力信号によって３進のカウンタ２１が
計数歩進されるようにしてなる。

なお、ＣＰｌ、ＣＦ２、後述のＣＦ３のクロック周波数
は、特に限定されるものではないが、本実施例では、Ｃ
Ｐｌは６４ＫＨｚ （１５，６２５μＳ）のクロック
であり、ＣＰｌを計数する計数回路２のキースキャンの
１周期は１５．６２５μ５Ｘ８４＝１．３１２５ｒｒＬ
ｓである。

ＣＦ２はＣＰｌを６４分周して得られたＩＫＨｚ （
１ｉｓ ）のクロックであり、計測カウンタ２４は５ビ
ツトで構成されＭＳＢの半周期（即ちクリア状態からＭ
ＳＢが１になるまでの時間）は１６ｍ５となる。

計測カウンタ２０も同様に５ビツトで構成しカウンタ値
の１０１００（ＪＯ進で２０）をデコードした出力をイ
ンバータ３１とアンド回路１９に接続してキーオン後２
０ｍ、ｓの信号を得る。

前記１６７７ＬＳの計測カウンタ２４はアンド回路１１
からの出力によってクリアされると直ちにその初期状態
からアンド回路２５を介して出力されるクロック信号Ｃ
Ｐ２を計数し、１６ｍ、ｓ経過後に出力信号を得るもの
で、その出力信号はインバータ２６を介してアンド回路
２５に結合し計測状態を停止するようになる。

即ち、この１６ｍ５の計測カウンタ２４は和音演奏とし
て同時押圧操作された複数の音高指定の夫々に対応して
１６ｍ５経過毎に順次切り替え時分割的に楽音波形を、
対応する音高クロック信号に従って読み出し出力するよ
うに制御するものであり、しかもこの場合、１６ｍ５経
過後であって直且つアドレスカウンタ１３−１の計数状
態が第６図ｅに示したＳ信号が発生された時点で切替え
制御されるようになるものである。

また、前記キーマトリックス回路１のオア回路１−３４
から出力された操作キーに対応したタイミング信号はア
ンド回路２７の一方入力端に供給され、また他方入力端
には前記シフトレジスタ１８からの出力信号がインバー
タ２８を介して供給される。

そしてアンド回路２７の出力信号は後述するエンベロー
プ回路２９にアタック信号として供給されると共に前記
計測カウンタ２０をクリアするようにしてなる。

この計測カウンタ２０はクリアされると直ちにその初期
状態からアンド回路３０を介して出力される前記クロッ
ク信号ＣＰ２を計数し２０ｒｒＬｓ経過後に出力信号を
得るもので、その出力信号はインバータ３１を介してア
ンド回路３０のゲート禁止信号となるものである。

即ち、演奏時に操作されたキーのタイミング信号を記憶
している８４ビツトのシフトレジスタの中から、最つど
も直前に操作されたキー人力の瞬間から２０ｍ５の間に
操作されていないキーに対してはその記憶値をシフトレ
ジスタ１８から消去するようにするものである。

更に、エンベロープ回路２９からのエンベロープ信号は
Ｄ／Ａ変換回路３２を介して、前述した楽音波形の読み
出し出力が供給されろＤ／Ａ変換回路１６の出力と共に
アナログ乗算及び増幅回路３３に印加され、ここで最終
的に音色を伴った音高を作放し、スピーカ３４から楽音
として出力するようにしてなる。

また、キーマトリックス回路１のオア回路１３４から出
力される操作タイミング信号はカウンタ３５で計数され
、その計数値は計数回路２のキャリー信号でレジスタ３
６にプリセットされると共に遅延回路３７を介した信号
でとのカウンタ３５はクリアされる。

そして、レジスタ３６の出力値は前記アナログ乗算及び
増幅回路３３に供給されるものである。

即ち、このカウンタ３５は同時押圧操作されたキーの数
を計数回路２の１サイクル中に計数するもので、その計
数値に対応した値によって音量制御をも行うようにする
ものである。

第７図は前記エンベロープ回路２９の具体例を示すもの
である。

エンベロープは第８図に実線で示す包絡線を成すもので
一般にはアタックタイム、ディケイタイム、サスティン
レベル、リリースタイムを有すものである。

本実施例では、演奏時に先だってあらかじめこれらアタ
ックタイム、ディケイタイム、サスティンレベル、リリ
ースタイムを任意数値設定するもので、その為に「Ｏ」
、・・・・・・ 「１５」の１６個のキーを有するキー
人力装置２９−１が設けられている。

これらキー「０」、・・・・・・、「１５」はアタック
タイム、ディケイタイム、サスティンレベル、リリース
タイムの順に操作指定されるもので、それら数値はデコ
ーダ２９−２で検値コード化されオア回路２９−３ 、
・・・・・・。

２９−６を介してシフトレジスタ２９−７に入力される
。

このシフトレジスタ２９−７は４ビツトパラレルの記憶
要素２９−８．・・・・・・、 ２９−１１が直列に接
続された４桁のデータ記憶装置から構成され且つ記憶要
素２９−１１の出力は前記オア回路２９−３．・・・・
・・、２９−６に帰還されるようニナっティる。

一方、キー人力装置２９−１からキー操作毎に出力され
る操作信号はオア回路２９−１２を介しディレードフリ
ップフロップ（以下ＤＦ／Ｆと称呼する）回路２９−１
３に印加されクロック信号ＣＰ３に同期してＱ側から出
力されるものである。

従ってＤＦ／Ｆ回路２９−１３のＱ側出力とオア回路２
９１２の論理積を得るアンド回路２９−１４からは立上
り時にワンショット信号が発生しオア回路２９１５の第
１入力端に供給される。

このオア回路２９−１５の出力は前記シフトレジスタ２
９−７にシフト信号として印加されると共にこのシフト
レジスタ２９−７のシフト動作に同期して計数される４
進のカウンタ２９−１６に計数歩進伝号として印加され
る。

即ち、キー人力装置２９−１でアタックタイム、ディケ
イタイム、サスティンレベル、ＩＪ Ｉ） −、ｚ、
タイムを指定する為に操作されたキーに対応する数値コ
ードが最終的に、記憶要素２９−１１にアタックタイム
、記憶要素２９−１０にディケイタイム、記憶要素２９
−９にサスティンレベル値及び記憶要素２９−８にリリ
ースタイムとして記憶されるようになる。

前記カウンタ２９−１６は３ビツトの第１、第２、第３
記憶要素と、その各ビット出力をオア回路２９−１７、
インバータ２９１８を介して第１記憶要素の入力側に帰
還する様に構成されており、インバータ２９−１８の出
力をａ、カウンタ２９−１６の第１記憶要素の出力をｂ
、第２記憶要素の出力をＣ１第３記憶要素の出力をｄと
すると、初期状態では各ａ、ｂ、ｃ、ｄ出力はｒ１００
０Ｊ状態であり、オア回路２９−１５がらの計数歩進信
号が印加される毎に順次ＩＱ １００Ｊ、「０ｏ１ｏ」
、 ｒｏｏｏｌＪと変化するものである。

前記シフトレジスタ２９−γの記憶要素２９−８の各ビ
ット段出力はデー１２１２０でデコードされ、数値コー
ドの小さい順に「ＩＪ、・・・・・・、「１６」の出力
を与えるようになる。

一方、前記クロック信号ＣＰ３は１６ビツトのバイナリ
計数回路２９−２１で計数され、各ビット出力は前記デ
コーダ２９−２０の各出力「１」、・・・・・・、「１
６」とアンド回路２９−２２．・・・・・・、２９−３
７で論理積結合されるようになる。

そしてアンド回路２９−２２．・・・・・・、２Ｌ−３
７の各出力はオア回路２９−３８を介してアンド回路２
９−３９の一方入力端に接続されると共にＤＦ／Ｆ回路
２９−４０にも印加されクロック信号ＣＰ３に同期して
前記バイナリ計数回路２９−２１をクリアするものであ
る。

即ち、前記バイナリ計数回路２９−２１はデコーダ２９
−２０において指定された出力までクロック信号ＣＰ３
を計数するように動作する為、デコーダ２９−２０の出
力によって異なる時間測定値が得られることになる。

アンド回路２９−３９から得られる時間計測クロック信
号はアップ・ダウン計数動作される５ビツトのバイナリ
計数回路２９−４１に計数歩進信号として供給される。

このバイナリ計数回路２９−４１は通常はアップ方向に
計数されるが前記４進のカウンタ２９−１６の第１記憶
要素のｂ出力以外ではインバータ２１４２を介したダウ
ン指令によってダウン方向に計数されるものである。

また、バイナリ計数回路２９−４１の「２」、「４」、
「８」、「１６」の各ビット段出力はシフトレジスタ２
９−７の記憶要素２９−１１の出力と一致回路２９−４
３で一致が得られるようになると共に、全ビット段出力
は第１図に示したＤ／Ａ変換回路３２に供給されるよう
になる。

そして、この一致回路２９−４３からの一致信号は前記
４進のカウンタ２９−１６の第２記憶要素の。

出力と共にアンド回路２９−４４に入力され、更にこの
アンド回路２９−４４の出力はインバータ２９−４５を
介して前記アンド回路２９−３９にゲート禁止信号とし
て供給される。

演奏時に操作されたキーに応答して第１図に示したアン
ド回路２７から出力されるアタック信号は第７図のエン
ベロープ回路２９のアンド回路２９−４６の第１入力端
に印加される。

またこのアンド回路２９−４６の第２入力端には前記ク
ロック信号ＣＰ３が、第３入力端には前記インバータ２
９−４２の出力が結合されている為、アタック信号が印
加されると、アンド回路２９−４６が開かれオア回路２
９−１５を介してシフトレジスタ２９−７にシフト信号
が供給され記憶要素２９１１にあらかじめ記憶されてい
るアタックタイムの数値コードがオア回路２９−３．・
・・・・・、２９−６を介して記憶要素２９−８にシフ
トされその数値コードがデコーダ２９−２０に印加され
ると共にカウンタ２９−１６が歩進しＩＱ １００Ｊ状
態となる。

そして、デコーダ２９−２０でアンド回路２９−２２
、・・・・−・、２９−３７の１つが選択され、数値に
対応する時間計数毎に出力されオア回路２９−３８、ア
ンド回路２９−３９を介してバイナリカウンタ２９−４
１で計数される。

このバイナリカウンタ２９−４１が第８図に示した最大
レベル値の３１になるとアンド回路２９−４７から出力
信号が得られ、オア回路２９−１２を介してＤＦ／Ｆ回
路２９−１３がセットされる。

従って、前述した如くアンド回路２９−１４、オア回路
２９ｉ５を介してシフト信号が出力される為シフトレジ
スタ２９−７の記憶要素２９−８にはディケイタイムが
シフト記憶されるようになると共にカウンタ２９−１６
はＪＯＯ１０Ｊ状態となる。

この為、バイナリカウンタ２９−４１にはダウン指令が
供給され、記憶要素２９−８のディケイタイムの設定数
値に対応した計測時間に応じて計数値「３１」より「−
」計数動作されるようになる。

そして、このダウン計数動作時にシフトレジスタ２９−
１１に記憶されているサスティンレベルの設定数値とバ
イナリカウンタ２９−４１の計数値とが一致すると一致
回路２９−４３から一致出力が得られ、アンド回路２９
−４４、オア回路２９−４５を介してアンド回路２９−
３９は禁示され計数動作が停止保持されるようになる。

このサスティンレベル値は別に設けられるリリース釦の
操作によって解徐されるもので、即ちリリース釦を操作
するとその操作信号がアンド回路２９−４８の第１入力
端に供給される。

このアンド回路２９−４８の第２入力端には前記クロッ
ク信号ＣＰ３が、第３入力端にはオア回路２９−１７の
出力が印加されるため、その出力よりオア回路２９−１
５を介してクロック信号ＣＰ３がシフトレジスタ２９−
７、カウンタ２９−１６に印加される。

従って、このクロック信号ＣＰ３が２発印加されると前
述の段階で記憶要素２９−１０にシフト記憶されている
リリースタイムの設定数値が記憶要素２９−８に記憶さ
れデコーダ２９−２０に出力されると共にオア回路２９
−１７の出力が１−Ｏ」になりアンド回路２９−４８の
ゲートが禁止されるようになる。

そして、バイナリカウンタ２９−４１がオア回路２９−
４９、インバータ２９−５０によりｒＯＪ状態が検出さ
れるとダウン指令信号が結合されるアンド回路２Ｌ−５
１，インバータ２９−５２を介して前記アンド回路２１
３９が禁止され計数ストップ状態となる。

また、前記シフトレジスタ２９−７、カウンタ２９−１
６及びバイナリカウンタ２９−４１には初期設定の為の
クリア信号が印加されるものである。

なお、ＣＦ２はＣＰｌを２分周した３ ２ ＫＨｚ（３
１，２５μｓ）のクロックで、オア回路２９−３８の出
力にはアタックタイム、ディケイタイム、リリースタ・
イムの設定値「Ｏ」、・・・・・・ 「１５」に応じて
それぞれ６２．５μｓ、１２５μＳ・・・・・・１０２
４ｍ５，２０４８ｒｒＬｓの周期のクロックが得られる
。

従って、バイナリカウンタ２１−４１にてこのクロック
がカウントされるため、例えばキーオンからアタック状
態が終了（ディケイが始まる）までの時間はそれぞれ２
ｒｒＬｓ、４ｒｒＬｓ・・・・・・３２．７６８ｓ、６
５．５３６ｓとなる。

次に上記実施例に基づく音量エンベロープ設定方式につ
いての動作について説明する。

まず、演奏に先だって、第８図に示された音量エンベロ
ープに従って、あらかじめ第１図のシフトレジスタ２９
−７にアタックタイム、ディケイタイム、サスティンレ
ベル及びリリースタイムが数値化して各記憶要素２９−
１１．２９ｉ０゜２９−９．２９−８に順次記憶してお
くものである。

即ち、キー人力装置２９−１において、アタック、ディ
ケイ、サスティン、リリースの順に「０」・・・・・・
「１５」のキーの１つが順次選択操作されるもので、例
えば「５」、「２」、「８」、「４」の数値が指定され
るものとすると先ず数値「５」がデコーダ２９−２でコ
ード化される。

一方、このキー操作によりキー操作信号がオア回路２９
１２を介してアンド回路２９−１４、ＤＦ／Ｆ回路２９
−１３に印加される為、アンド回路２９１４からはワン
ショット信号が出力されオア回路２１１５を介してシフ
トレジスタ２９−７にシフト指令として供給される。

従って、デコーダ２９−２で数値コード化された「１０
１０」がオア回路２１３．・・・・・・２９−６を介し
て記憶要素２９−８に記憶される。

次に、数値「２」の操作によりコード化されたｒｏ １
００Ｊがオア回路２９−１５が出力されるシフト指令に
基づいて記憶要素２９−８に記憶され、先のコード化数
値「５」は記憶要素２９−９にシフト記憶される。

以下順次数値「８」、「４」が同様の動作でシフトレジ
スタ２９−７に入力され、最終的に記憶要素２９−８に
コード化数値「４」、記憶要素２９−９にコード化数値
「８」、記憶要素２９−１０にコード化数値「２」、記
憶要素２１−１１にコード化数値「５」が記憶保持され
るようになる。

デコーダ２９−２０の出力１．・・・・・・１６は前記
数値「Ｏ」、・・・・・・「１５」の小さい数値から順
に対応してデコードされるもので、数値の小さいものほ
ど速い繰り返し速度でクロック信号ＣＰ３を計数するよ
うになる。

そして、第３図に示したキーマ） ＩＪツクス回路１に
おいて、演奏の際にＸキーを操作したとするとそのタイ
ミング信号が第９図から解るように８４ビツトのシフト
レジスタ１８０ｒ４Ｊビット位置に信号有の「１」信号
としてクロック信号ＣＰ１によるシフト動作に同期して
記憶される。

一方、このＸキーの操作タイミング信号はアンド回路２
７を介してエンベロープ回路２９のアンド回路２１４６
の入力にアタック信号として供給される。

この為、シフトレジスタ２９−７の記憶要素２９−１１
に記憶されているアタックタイムの数値が記憶要素２９
−８にシフトされその出力よりデコーダ２１２０に供給
される。

従って、設定された数値に対応したデコーダ出力、例え
ば「５」の場合にはバイナリ計数回路２９−２１で１６
発のクロック信号ＣＰ３を計数した時点でアンド回路２
１２６から出力信号が得られ、この出力信号はオア回路
２９−３８、アンド回路２９−３９を介してバイナリカ
ウンタ２１４１を「＋１」計数歩進しアタックタイムが
立上るようになる。

また前記アンド回路２９−２６からの出力信号はＤＦ／
Ｆ回路２９−４０に印加されバイナリ計数回路２９−２
１をクリアする為、再び初期状態からクロック信号ＣＰ
３を計数することになる。

このようにしてアンド回路２Ｌ−２６は１６発のクロッ
ク信号ＣＰ３を計数する毎にバイナリカウンタ２９−４
１を計数値「３１」（１１１］、 １ ）になる迄歩進
する。

計数値「３１」になるとアンド回路２Ｌ−４７から出力
信号が得られオア回路２９−１２に供給されることによ
りオア回路２９１５からシフト信号が発生される為記憶
要素２９−８にディケイタイムの設定数値「２」がシフ
ト記憶される。

この時、カウンタ２９−１６はＣ出力に信号が有る為イ
ンバータ２９−４２からダウン指令信号がバイナリカウ
ンタ２９−４１に供給される。

このディケイタイム時においても前記アタックタイムと
同様の動作でバイナリ計数回路２９−２１は指定された
数値「２」に対応したデコーダの出力に相当する繰り返
し周期でクロック信号ＣＰ３の計数動作を行ない、この
場合には、バイナリカウンタ２１４１を「３１」計数値
よりダウン計数動作するようになるものである。

このディケイタイム時において、再び演奏キー操作によ
りアンド回路２７からアタック信号がエンベロープ回路
２９のアンド回路２１４６に印加されると、このアンド
回路２９−４６からクロック信号ＣＰ３が印加されオア
回路２９−１５を介してシフトレジスタ２９−７にシフ
ト指令を、カウンタ２９−１６に計数歩進信号を供給す
る。

この時、カウンタ２１１６は「００１０Ｊ状態であるた
め、アンド回路２９−４６はこのカウンタ２９−１６が
「０１００」状態になるまでクロック信号ＣＰ３を出力
（この場合３発）することになり、当然シフトレジスタ
２９−７に３発のシフト指令が供給され記憶要素２９−
８には再びアタックタイムの設定数値「５」がシフト記
憶される。

従って、第８図の点線から解るようにディケイタイムの
途中から再び音量の立上り状態に設定され、前述した如
く、アタックタイムの設定数値「５」に対応した計測時
間に従ってバイナリカウンタ２９−４１はアップ方向に
計数値「３１」迄歩進されるようになる。

バイナリカウンタ２９−４１は計数値「３１」になると
再びディケイタイムが設定され、前述の如くダウン方向
に計数される。

そして、バイナリカウンタ２９−４１の計数値がこのデ
ィケイタイム時のダウン計数動作時に記憶要素２９−１
１にシフト記憶されているサスティンレベル数値「８」
と一致すると一致回路２９−４３から出力信号に応答し
てアンド回路２ Ｌ−３９のゲートが閉じられ計数動作
は停止する。

このサスティンレベル時において再び演奏キーの操作に
よりアンド回路２７からアタック信号がエンベロープ回
路２９のアンド回路２１４６に印加されると、カウンタ
２９１６の「０１００Ｊ状態になるまで゛、クロック信
号ＣＰ３がオア回路２９−１５より出力（この場合３発
）され、再び記憶要素２９−８にアタックタイムの設定
数値「５」がシフト記憶されるようになり第８図の点線
で示した如くサスティンレベルから再び音量の立上り状
態に設定される。

そして、前述の如く動作が繰り返され、バイナリカウン
タ２９−４１は計数値「３１」になる迄アップ方、向に
計数動作され、その後ディケイタイムに移行するもので
ある。

そして、このサスティンレベル状態においてリリース釦
が操作されるとアンド回路２９−４８よりクロック信号
ＣＰ３が２発出力されることになり、記憶要素２９−８
にはリリースタイムの設定数値「４」がシフト記憶され
るようになる。

従って、前述のアタック、ディケイの場合と同様に、リ
リースタイムの数値に対応した計測時間に応じてバイナ
リカウンタ２９−４１はｒＯＪ計数値迄ダウン方向に計
数動作される。

また、リリースタイム時において、再び演奏キーの操作
によりアタック信号がアンド回路２７より出力されアン
ド回路２９−４６に印加された場合にも音量の立上り状
態に設定することができるものである。

従って、前記バイナリカウンタ２９−４１のディジタル
計数値が第８図に示すような音量エンベロープの制御信
号としてＤ／Ａ変換回路３２に供給されアナログ量に変
換され音量を制御するようになるものである。

尚、第７図においてはキー人力装置２９−１を用いて数
値キーにてＡＤＳＲを数値設定するようにしたが、ダイ
ヤル設定方式でも、またＲＯＭ（リード・オンリ・メモ
リ）にあらかじめ必要な複数のエンベロープのＡＤＳＲ
の数値を記憶するようにし、所望のアドレスを指定する
ように構成してもよい等種々変更可能なものである。

また、シフトレジスタ２９−７もビットハラレルｍｔＪ
ＩＪ限られるものではなくビットシリアルに構成しても
よいし、その他のメモリを用いてもよいものである。

更に、バイナリ計数回路２９−２１構成も実施例に限ら
ず例えば第１０図の如くであってもよい。

即ち、第１０図について簡単に説明する。クロック信号
ＣＰ３を計数する５ビツトのバイナリカウンタ３８を設
け、各ビット段出力及びそのインバータ３９．・・・・
・・、４３を介した出力の組合わせによりアンド回路部
４４を形成する。

このアンド回路部４４の５出力からはバイナリカウンタ
３８の１ザイクル計数値「３２」に対して順次］６．８
．４．２及び１発のパルス信号を得るように出力構成さ
れる。

更に、アンド回路部４４の出力は組合わせにより１、・
・・・・・、１６のパルス信号が得られるようにオア回
路部４５が構成されており、その出力デコーダ２１２０
の出力と共にアンド回路部４６に結合され、そのアンド
回路部４６の出力はオア回路４７を介してアンド回路４
８に供給される。

従って、このアンド回路４８からは指定されたデコーダ
２９−２０の出力に対応した数だけのクロック信号ＣＰ
３が出力されるようになり、第７図のアンド回路２ Ｌ
−３９に印加される。

また、第１１図の如く構成することもできる。

即ち第７図のバイナリ計数回路２９２１の各出力をデコ
ーダ４９でデコードした出力と前記シフトレジスタ２９
−７の記憶要素２９８の出力とを一致回路５０にて一致
検出するようにしてもよい。

そして、一致検出毎にバイナリカウンタ２９−２１をク
リアするようにする。

その他本実施例に基づく回路構成は本発明の要旨を逸脱
しない範囲で種々変更が可能なことはもちろんである。

以上詳述した如く本発明によれば、音量エンベロープの
少なくとも立上り時間、立下り時間を任意に数値でもっ
て指定することができるため、簡単なディジタル回路構
成であらゆる音量エンベロープが自由に設定可能となり
、音量制御を極めて効果的に行うことができるものであ
る。

【図面の簡単な説明】

第１図は本発明に係る全体構成図、第２図は演奏キーボ
ードを示す図、第３図はキーマトリックス回路の詳細図
、第４図は楽音波形を示す図、第５図は楽音波形の読み
出しアドレス制御回路の詳細図、第６図は第５図の動作
説明図、第７図はエンベロープ回路の詳細図、第８図は
エンベローフ波形説明図、第９図はキー操作タイミング
を説明する図、第１０図は第７図のエンベロープ回路の
一部を示す他の実施例を示す図、第１１図は同じく他の
実施例を説明する図である。 １・・・・・・キーマトリックス回路、２９・・・・・
・エンベロープ回路、２９−１・・・・・・キー人力装
置、２９７・・・・・・シフトレジスタ、２９−１６・
・・・・・カウンタ、２９−２０・・・・・・デコーダ
、２９−２１・・・・・・バイナリ計数回路、２１２２
．・・・・・・、２９−３７・・・・・・アンド回路、
２９−３９・・・・・・アンド回路、２９４１・・・・
・・バイナリカウンタ、２１４３・・・・・・−数回路
、２９−４６・・・・・・アンド回路。

Claims (1)

【特許請求の範囲】
1. １ 音量エンベロープの音量の少なくとも立上り時間、
   立下り時間を数値的に指定する数値入力指定手段と、該
   数値入力指定手段により指定された前記数値を記憶する
   記憶手段と、該記憶手段より読み出された数値に対応し
   た周期のクロック信号を発生するクロック信号発生手段
   と、該クロック信号発生手段からの前記クロック信号に
   よって上昇又は下降制御される計数手段と、該計数手段
   の計数値に対応した音量制御を行う音量制御手段とを具
   備したことを特徴とする電子楽器に於ける音量エンベロ
   ープ設定方式。