JPS6135560B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、鍵が離鍵された後も当該鍵に応じた
楽音を発生する機能を有する電子楽器に関する。

〔発明の背景〕

電子楽器においては、通常鍵を押鍵するとその
鍵に関連する楽音を発生し、離鍵するとその楽音
を消音する。しかるに、離鍵した後も、押鍵中と
同様に当該楽音を継続して発生する機能を設けれ
ば、自動演奏効果を高めるうえで好都合となる。

〔発明の目的〕

本発明は、離鍵後も当該鍵に応じた楽音を発生
できるようにした電子楽器を提供することを目的
とする。

〔発明の要点〕

本発明は上記目的を達成するため、デジタル的
に鍵の操作情報を検出記憶し、離鍵後も当該楽音
を継続して発生するとともに、新たに押鍵がなさ
れると、その都度所定時間カウントを行つてその
カウント終了後に、その時点で押鍵中の鍵のデジ
タル情報を記憶し、且つ離鍵されている鍵のデジ
タル情報の記憶を消去して楽音の発音状態を切換
えるようにしたものである。

〔実施例〕

以下、図面に基づいて本発明の一実施例を詳細
に説明する。

第１図は本発明に係る全体構成を示すもので、
１は、第２図の如く多数の演奏用キーが配列され
たキーマトリツクスで、この場合84個のキーが12
列７行に配列されてなる。２はクロツクパルス
CP１を計数する84進の計数回路であり、４ビツ
ト12進のバイナリの列計数回路２ａ及び３ビツト
７進のバイナリの行計数回路２ｂとから構成さ
れ、列計数回路２ａの各ビツト出力は音階デコー
〓〓〓〓〓
ダ３へ、行計数回路２ｂの各ビツト出力はオクタ
ーブデコーダ４に供給され逐次タイミング信号を
発生する。

前記マトリツクス回路１の詳細は第３図に示さ
れるもので、84個のキーは音階デコーダ３からの
12本の入力ライン１−１，……，１−１２及び出
力ライン１−１３，……，１−１９に結合され
る。そして前記出力ライン１−１３，……，１−
１９はオクターブデコーダ４の各出力ライン１−
２０，……，１−２６と論理積接続されるアンド
回路１−２７，……，１−３３を介してオア回路
１−３４に接続され、前記キーが操作された場合
にオクターブタイミング信号に対応した音階デコ
ーダ３からの操作タイミング信号をこのオア回路
１−３４より出力するものである。また、列計数
回路２ａの４及び８ウエイトのビツト段出力はア
ンド回路５に結合され、その出力の立上り時に列
計数回路２ａをリセツトすると共に行計数回路２
ｂに「＋１」歩進信号を供給し、行計数回路２ｂ
の各ビツト段出力はアンド回路６に結合されその
出力の立上り時にこの行計数回路２ｂをリセツト
するように計数動作する為、列計数回路２ａ、行
計数回路２ｂは夫々12進、７進で計数動作される
ものである。

前記計数回路２の各ビツト段出力は７ビツトパ
ラレルの第１のレジスタ７及び一致回路８に後述
するアンド回路９からの出力信号に同期して供給
され、さらに、この第１のレジスタ７の各ビツト
段出力は７ビツトパラレルの第２のレジスタ１０
及び前記一致回路８に後述するアンド回路１１か
らの出力信号に同期して供給されるものである。

この第２のレジスタの７ビツトパラレル数値情
報は音高クロツク制御回路１２に供給され、ここ
では前記数値情報に基づく音高に対応した周波数
のクロツク信号をアドレス制御回路１３にアドレ
スステツプ信号として供給し、楽音波形記憶装置
１４に記憶されている楽音波形をアドレスステツ
プ毎に読み出すようにするものである。

前記楽音波形記憶装置１４は、第４図に示した
半波の楽音波形をデイジタル的に記憶する例えば
RAM（ランダム・アクセス・メモリ）から構成
されるもので、例えば256（ステツプ）×11（ビツ
ト）＝2.816（ビツト）の記憶容量を有するものと
する。一方、アドレス制御回路は第５図に示され
るもので、「０」から「255」の256ステツプのバ
イナリ計数状態を得る８ビツトのアツプ・ダウン
計数動作するアドレスカウンタ１３−１が設けら
れている。即ち、このアドレスカウンタ１３−１
は「０」から「255」計数状態迄順次アツプ方向
に計数されて楽音波形記憶装置１４に記憶されて
いる半波の楽音波形を読み出した後ダウン方向に
「255」から「０」計数状態迄順次指定して逆方向
に楽音波形を読み出すことによつて求める全波の
楽音波形を読み出し出力するように動作するもの
である。従つて音高クロツク制御回路１２からの
指定された音高に対応する周波数のクロツク信号
（第６図ａ参照）がアドレスカウンタ１３−１に
供給されると前記楽音波形記憶装置１４は順次ア
ツプ方向にアドレスステツプされる。そして、ア
ドレスカウンタ１３−１が第６図に示す如く
「255」計数状態になると第６図ｂの如くキヤリー
信号がオア回路１３−２に供給されるため、デイ
レードフリツプフロツプ（以下DF／Ｆと称呼す
る）回路１３−３の側出力及び演奏指令が与え
られているアンド回路１３−４が開かれ、その出
力信号がDF／Ｆ回路１３−５に印加される。こ
のDF／Ｆ回路１３−５は前述した音高クロツク
信号をインバータ１３−６で反転した出力信号の
立上り特にＱ側出力より信号を発生し、アドレス
カウンタ１３−１に第６図ｃの如くダウン指令信
号を供給する。また、このダウン指令信号は前記
オア回路１３−２に帰還されると共にアンド回路
１３−７の入力端にも印加される。そして、ダウ
ン指令信号に基づくアドレスカウンタ１３−１の
ダウン計数動作時にこのアドレスカウンタ１３−
１が「０」計数状態になると、オア回路１３−８
を介してインバータ１３−９から第６図ｄの如く
「０」検出信号が得られアンド回路１３−７に印
加される。この時、アンド回路１３−７には
DF／Ｆ回路１３−３の側からの信号も印加さ
れているため、このアンド回路１３−７は開か
れ、その出力信号はDF／Ｆ回路１３−３のデー
タ入力端に印加され音高クロツク信号に同期して
その出力状態が反転されＱ側出力より第６図ｅの
如くＳ信号を得る。このDF／Ｆ回路１３−３の
側出力信号はゲート回路１５に印加されている
ため、前記Ｓ信号出力時はゲート出力を禁止し
「０」出力状態とするものである。即ち、アドレ
〓〓〓〓〓
スカウンタ１３−１はダウン指令によつて第６図
ｅ出力時には「０」計数状態から「225」計数状
態になるが、この時点ではゲート回路１５からの
出力が禁止されることになる。そして、DF／Ｆ
回路１３−３のＱ側出力端からＳ信号が出力され
ることによりアンド回路１３−４，１３−７の出
力が禁止され、第６図ｃの様に再びダウン指令か
らアツプ指令に変わる為アドレスカウンタ１３−
１はアツプ方向に計数動作され「０」計数状態か
ら計数歩進される。従つて、第４図の如く、楽音
波形記憶装置１４に記憶されている半波の楽音波
形を、アドレスカウンタ１３−１の計数状態を
「０」→「255」→「０」と順次アドレス指定して
全波の楽音波形として読み出すものであるが、こ
の１サイクル後に再び繰り返し読み出す場合には
「０」→「255」→「０」「０」→「255」……の如
く「０」アドレスを連続して指定しなければなら
ないために前記DF／Ｆ回路１３−３にるＳ信号
を設けて１ステツプ追加回路が必要となるもので
ある。また、前記アドレス制御回路１３からのダ
ウン指令信号はＤ／Ａ変換回路１６に極性反転信
号として供給され、アドレスカウンタ１３−１の
ダウン計数動作時に読み出される楽音波形の極性
を反転するように制御すると共にここで楽音波形
記憶装置１４からゲート回路１５を介して読み出
されたデイジタル値がアナログ量に変換されるも
のである。

尚、楽音波形記憶装置１４には半波の楽音波形
を記憶するようにしたが、これは勿論全波の楽音
波形として記憶するようにしてもよいもので、こ
の場合記憶容量、アドレスステツプ数が増大する
がアドレス制御回路１３の構成を簡略化すること
ができ、アドレスカウンタ１３−１のダウン方向
制御は必要なくなるものである。

また、演奏時に前記キーマトリツクス回路１の
オア回路１−３４から出力される操作されたキー
に反応するタイミング信号はオア回路１７を介し
てキーの数に対応した記憶ビツト数を有する84ビ
ツトのシフトレジスタ１８の対応する記憶ビツト
位置に記憶される。このシフトレジスタ１８は前
記クロツク信号CP₁に同期して順次シフト動作さ
れるもので、このシフトレジスタ１８からの出力
信号は後述する20msの計測カウンタ２０からの
出力信号が供給されるアンド回路１９を介してオ
ア回路１７に帰還される。

２１は「０」、「１」、「２」の出力より計数値信
号を順次出力する３進の計数回路で、その「１」
出力は前記アンド回路１１の第１入力端に、
「２」出力はアンド回路２２の第１入力端に、
「０」出力は前記アンド回路９の第１入力端に接
続され、「０」、「１」、「２」出力順にゲート制御
されるようになる。アンド回路９の他方入力端に
は前記オア回路１７から出力信号が接続されその
出力信号はオア回路２３の第１入力端に、アンド
回路２２の第２入力端には前記一致回路８の一致
出力信号が接続されその出力信号はオア回路２３
の第２入力端に、またアンド回路１１の第２入力
端には後述する16ｍｓの計測カウンタ２４からの
出力信号を、第３入力端には前記アドレス制御回
路１３からの第６図ｅに示したＳ信号又はスター
ト指令が印加されその出力信号はオア回路２３の
第３入力端に結合され、このオア回路２３の出力
信号によつて３進のカウンタ２１が計数歩進され
るようにしてなる。

なお、CP１，CP２、後述のCP３のクロツク
周波数は、特に限定されるものではないが、本実
施例では、CP１は64KHz（15.625μｓ）のクロ
ツクであり、CP１を計数する計数回路２のキー
スキヤンの１周期は、15.625μｓ×84＝1.3125ｍ
ｓである。CP２はCP１を64分周して得られた
1KHz（１ｍｓ）のクロツクであり、計測カウン
タ２４は５ビツトで構成されMSBの半周期（即
ちクリア状態からMSBが１になるでの時間）は
16ｍｓとなる。計測カウンタ２０も同様に５ビツ
トで構成しカウンタ値の10100（10進で20）をデ
コードした出力をインバータ３１とアンド回路１
９に接続してキーオン後20ｍｓの信号を得る。

前記16ｍｓの計測カウンタ２４はアンド回路１
１からの出力によつてクリアされると直ちにその
初期状態からアンド回路２５を介して出力される
クロツク信号CP２を計数し、16ｍｓ経過後に出
力信号を得るもので、その出力はインバータ２６
を介してアンド回路２５に結合し計測状態を停止
するようになる。

即ち、この16ｍｓの計測カウンタ２４は和音演
奏として同時押圧操作された複数の音高指定の
夫々に対応して16ｍｓ経過毎に順次切り替え時分
割的に楽音波形を対応する音高クロツク信号に従
〓〓〓〓〓
つて読み出し出力するように制御するものであ
り、しかもこの場合、16ｍｓ経過後であつて尚且
つアドレスカウンタ１３−１の計数状態が第６図
ｅに示したＳ信号が発生された時点で切換え制御
されるようになるものである。

また、前記キーマトリツクス回路１のオア回路
１−３４から出力された操作キーに対応したタイ
ミング信号はオア回路２７の一方入力端に供給さ
れ、また他方入力端には前記シフトレジスタ１８
からの出力信号がインバータ２８を介して供給さ
れる。そしてアンド回路２７の出力信号は後述す
るエンベローブ回路２９にアタツク信号として供
給されると共に前記計測カウンタ２０をクリアす
るようにしてなる。

この計測カウンタ２０はクリアされると直ちに
その初期状態からアンド回路３０を介して出力さ
れる前記クロツク信号CP２を計数し20ｍｓ経過
後に出力信号を得るもので、その出力信号はイン
バータ３１を介してアンド回路３０のゲート禁止
信号となるものである。即ち、演奏時に操作され
たキーのタイミング信号を記憶している84ビツト
のシフトレジスタの中から、最も直前に操作され
たキー入力の瞬間から20ｍｓの間に操作されてい
ないキーに対してはその記憶値をシフトレジスタ
１８から消去するようにするものである。

更に、エンベロープ回路２９からのエンベロー
プ信号はＤ／Ａ変換回路３２を介して、前述した
楽音波形の読み出し出力が供給されるＤ／Ａ変換
回路１６の出力と共にアナログ乗算及び増幅回路
３３に印加され、ここで最終的に音色を伴つた音
高を作成し、スピーカ３４から楽音として出力す
るようにしてなる。

また、キーマトリツクス回路１のオア回路１−
３４から出力される操作タイミング信号はカウン
タ３５で計数され、その計数回路２のキヤリー信
号でレジスタ３６にプリセツトされると共に遅延
回路３７を介した信号でこのカウンタ３５はクリ
アされる。そして、レジスタ３６の出力値は前記
アナログ乗算及び増幅回路３３に供給されるもの
である。即ち、このカウンタ３５は同時押圧操作
されたキーの数を計数回路２の１サイクル中に計
数するもので、その計数値に対応した値によつて
音量制御をも行うようにするものである。

第７図は前記エンベロープ回路２９の具体例を
示すものである。エンベロープは第８図に実線で
示す包絡線を成すもので一般にはアタツクタイ
ム、デイケイタイム、サステインレベル、リリー
スタイムを有するものである。本実施例では、演
奏時に先だつてあらかじめこれらアタツクタイ
ム、デイケイタイム、サステインレベル、リリー
スタイムを任意数値設定するもので、その為
「０」……「15」の16個のキーを有するキー入力
装置２９−１が設けられている。これらキー
「０」、……、「15」はアタツクタイム、デイケイ
タイム、サステインレベル、リリースタイムの順
に操作指定されるもので、それら数値はデコーダ
２９−２で数値コード化されオア回路２９−３，
……，２９−６を介してシフトレジスタ２９−７
に入力される。このシフトレジスタ２９−７は４
ビツトパラレルの記憶要素２９−８，……，２９
−１１が直列に接続された４桁のデータ記憶装置
から構成され、且つ記憶要素２９−１１の出力は
前記オア回路２９−３，……，２９−６に帰還さ
れるようになつている。一方、キー入力装置２９
−１からキー操作毎に出力される操作信号はオア
回路２９−１２を介しデイレードフリツプフロツ
プ（以下DF／Ｆと称呼する）回路２９−１３に
印加されクロツク信号CP３に同期して側から
出力されるものである。従つて、DF／Ｆ回路２
９−１３の側出力とオア回路２９−１２の論理
積を得るアンド回路２９−１４からは立上り時に
ワンシヨツト信号が発生し回路２９−１５の第１
入力端に供給される。このオア回路２９−１５の
出力は前記シフトレジスタ２９−７にシフト信号
として印加されると共にこのシフトレジスタ２９
−７のシフト動作に同期して計数される４進のカ
ウンタ２９−１６に計数歩進信号として印加され
る。即ち、キー入力装置２９−１でアタツクタイ
ム、デイケイタイム、サステインレベル、リリー
スタイムを指定する為に操作されたキーに対応す
る数値コードが最終的に、記憶要素２９−１１に
アタツクタイム、記憶要素２９−１０にデイケイ
タイム、記憶要素２９−９にサステインレベル値
及び記憶要素２９−８にリリースタイムとして記
憶されるようになる。

前記カウンタ２９−１６は３ビツトの第１、第
２、第３記憶要素とその各ビツト出力をオア回路
２９−１７、インバータ２９−１８を介して第１
〓〓〓〓〓
記憶要素の入力側に帰還する様に構成されてお
り、インバータ２９−１８の出力をａ、カウンタ
２９−１６の第１記憶要素の出力をｂ、第２記憶
要素の出力をｃ、第３記憶要素の出力をｄとする
と切期状態では各ａ，ｂ，ｃ，ｄ出力は「1000」
状態であり、オア回路２９−１５からの計数歩進
信号が印加される毎に順次「0100」、「0010」、
「0001」と変化するものである。

前記シフトレジスタ２９−７の記憶要素２９−
８の各ビツト段出力はデコーダ２９−２０でデコ
ードされ、数値コードの小さい順に「１」……、
「16」の出力を与えるようになる。一方、前記ク
ロツク信号CP３は16ビツトのバイナリ計数回路
２９−２１で計数され、各ビツト出力は前記デコ
ーダ２９−２０の各出力「１」、……、「16」とア
ンド回路２９−２２，……，２９−３７で論理積
結合されるようになる。そしてアンド回路２９−
２２，……，２９−３７の各出力はオア回路２９
−３８を介してアンド回路２９−３９の一方入力
端に接続されると共にDF／Ｆ回路２９−４０に
も印加されクロツク信号CP３に同期して前記バ
イナリ計数回路２９−２１をクリアするものであ
る。即ち、前記バイナリ計数回路２９−２１はデ
コーダ２９−２０において指定された出力までク
ロツク信号CP３を計数するように動作する為、
デコーダ２９−２０の出力によつて異なる時間測
定値が得られることになる。

アンド回路２９−３９から得られる時間計測ク
ロツク信号は、アツプ・ダウン計数動作される５
ビツトのバイナリ計数回路２９−４１に計数歩進
信号として供給される。このバイナリ計数回路２
９−４１は通常アツプ方向に計数されるが前記４
進のカウンタ２９−１６の第１記憶要素のｂ出力
以外ではインバータ２９−４２を介したダウン指
令によつてダウン方向に計数されるものである。
また、バイナリ計数回路２９−４１の「２」、
「４」、「８」、「16」の各ビツト段出力はシフトレ
ジスタ２９−７の記憶要素２９−１１の出力と一
致回路２９−４３で一致が得られるようになると
共に、全ビツト段出力は第１図に示したＤ／Ａ変
換回路３２に供給されるようになる。そして、こ
の一致回路２９−４３からの一致信号は前記４進
のカウンタ２９−１６の第２記憶要素のｃ出力と
共にアンド回路２９−４４に入力され、更にこの
アンド回路２９−４４の出力はインバータ２９−
４５を介して前記アンド回路２９−３９にゲート
禁止信号として供給される。

演奏時に操作されたキーに応答して第１図に示
したアンド回路２７から出力されるアタツク信号
は第７図のエンベロープ回路２９のアンド回路２
９−４６の第１入力端に印加される。また、この
アンド回路２９−４６の第２入力端には前記クロ
ツク信号CP３が、第３入力端には前記インバー
タ２９−４２の出力が結合されている為、アタツ
ク信号が印加されると、アンド回路２９−４６が
開かれオア回路２９−１５を介してシフトレジス
タ２９−７にシフト信号が供給され記憶要素２９
−１１にあらかじめ記憶されているアタツクタイ
ムの数値コードがオア回路２９−３，……，２９
−６を介して記憶要素２９−８にシフトされその
数値コードがデコーダ２９−２０に印加されると
共にカウンタ２９−１６が歩進し「0100」状態と
なる。そして、デコーダ２９−２０でアンド回路
２９−２２，……，２９−３７の１つが選択さ
れ、数値に対応する時間計数毎に出力されオア回
路２９−３８、アンド回路２９−３９を介してバ
イナリカウンタ２９−４１で計数される。このバ
イナリカウンタ２９−４１が第８図に示した最大
レベル値の３１になるとアンド回路２９−４７か
ら出力信号が得られ、オア回路２９−１２を介し
てDF／Ｆ回路２９−１３がセツトされる。従つ
て、前述した如くアンド回路２９−１４、オア回
路２９−１５を介してシフト信号が出力される為
シフトレジスタ２９−７の記憶要素２９−８には
デイケイタイムがシフト記憶されるようになると
共にカウンタ２９−１６は「0010」状態となる。
この為、バイナリカウンタ２９−４１にはダウン
指令が結合され、記憶要素２９−８のデイケイタ
イムの設定数値に対応した計測時間に応じて計数
値「31」より「−」計数動作されるようになる。
そして、このダウン計数動作時にシフトレジスタ
２９−１１に記憶されているサステインレベルの
設定数値とバイナリカウンタ２９−４１の計数値
とが一致すると一致回路２９−４３から一致出力
が得られ、アンド回路２９−４４、オア回路２９
−４５を介してアンド回路２９−３９は禁止され
計数動作が停止保持されるようになる。

このサステインレベル値は別に設けられるリリ
〓〓〓〓〓
ース釦の操作によつて解除されるもので、即ち、
リリース釦を操作するとその操作信号がアンド回
路２９−４８の第１入力端に供給される。このア
ンド回路２９−４８の第２入力端には前記クロツ
ク信号CP３が、第３入力端にはオア回路２９−
１７の出力が印加されるため、その出力よりオア
回路２９−１５を介してクロツク信号CP３がシ
フトレジスタ２９−７、カウンタ２９−１６に印
加される。従つて、このクロツク信号CP３が２
発印加されると前述の段階で記憶要素２９−１０
にシフト記憶されているリリースタイムの設定数
値が記憶要素２９−８に記憶されデコーダ２９−
２０に出力されると共にオア回路２９−１７の出
力が「０」になりアンド回路２９−４８のゲート
が禁止されるようになる。

そして、バイナリカウンタ２９−４１がオア回
路２９−４９、インバータ２９−５０により
「０」状態が検出れるとダウン指令信号が結合さ
れるアンド回路２９−５１、インバータ２９−５
２を介して前記アンド回路２９−３９が禁止され
計数ストツプ状態となる。また、前記シフトレジ
スタ２９−７、カウンタ２９−１６及びバイナリ
カウンタ２９−４１には初期設定の為のクリア信
号が印加されるものである。

なお、CP３はCP１を２分周した32KHz
（31.25μｓ）のクロツクで、オア回路２９−３８
の出力にはアタツクタイム、デイケイタイム、リ
リースタイムの設定値「０」、……、「15」に応じ
てそれぞれ62.5μｓ、125μｓ、……、1024ｍ
ｓ、2048ｍｓの周期のクロツクが得られる。従つ
て、バイナリカウンタ２９−４１にてこのクロツ
クがカウントされるため、例えばキーオンからア
タツク状態が終了（デイケイが始まる）までの時
間はそれぞれ２ｍｓ、４ｍｓ、……、32.768s、
65.536sとなる。

次に上記実施例の動作につき説明する。

今演奏に先だつて、第８図に示された音量エン
ベロープに従つて、あらかじめ第７図のシフトレ
ジスタ２９−７にアタツクタイム、デイケイタイ
ム、サステインレベル及びリリースタイムが数値
化して各記憶要素２９−１１，２９−１０，２９
−９，２９−８に順次記憶してあるものである。

そして、第３図に示したキーマトリツクス回路
１において、演奏の際にＸキーを操作したとする
とそのタイミング信号が第９図から解るように84
ビツトのシフトレジスタ１８の「４」ビツト位置
の信号有の「１」信号としてクロツク信号CP１
によるシフト動作に同期して記憶される。一方、
このＸキーの操作タイミング信号はアンド回路２
７を介してエンベロープ回路２９のアンド回路２
９−４６の入力にアタツク信号として供給され
る。この為、シフトレジスタ２９−７の記憶要素
２９−１１に記憶されているアタツクタイムの数
値が記憶要素２９−８にシフトされその出力より
デコーダ２９−２０に供給される。従つて、設定
された数値に対応したデコーダ出力、例えば
「５」の場合にはバイナリ計数回路２９−２１で
16発のクロツク信号CP３を計数した時点でアン
ド回路２９−２６から出力信号が得られ、この出
力信号はオア回路２９−３８、アンド回路２９−
３９を介してバイナリカウンタ２９−４１を「＋
１」計数歩進しアタツクタイムが立上るようにな
る。また、前記アンド回路２９−２６からの出力
信号はDF／Ｆ回路２９−４０に印加されバイナ
リ計数回路２９−２１をクリアする為、再び初期
状態からクロツク信号CP３を計数することにな
る。このようにしてアンド回路２９−２６は16発
のクロツク信号CP３を計数する毎にバイナリカ
ウンタ２９−４１を計数値「31」（11111）になる
迄歩進する。計数値「31」になるとアンド回路２
９−４７から出力信号が得られオア回路２９−１
２に供給されることによりオア回路２９−１５か
らシフト信号が発生される為記憶要素２９−８に
デイケイタイムの設定数値がシフト記憶される。
この時、カウンタ２９−１６はｃ出力に信号が有
る為インバータ２９−４２からダウン指令信号が
バイナリカウンタ２９−４１に供給される。この
デイケイタイム時においても前記アタツクタイム
同様の動作でバイナリ計数回路２９−２１は指定
された数値に対応したデコーダの出力に相当する
繰り返し同期でクロツク信号CP３の計数動作を
行ない、この場合には、バイナリカウンタ２９−
４１を「31」計数値よりダウン計数動作するよう
になるものである。

一方、前記Ｘキー操作に対応するタイミング信
号はアンド回路２７を介して20ｍｓの計測カウン
タ２０をクリアして初期状態からクロツク信号
CP２を計数開始させる為、この20ｍｓ経過以前
〓〓〓〓〓
ではシフトレジスタ１８の記憶位置「４」に記憶
されている信号はアンド回路１９で禁止され循環
記憶されることはないが、この間Ｘキーが押圧さ
れていれば再び同一記憶位置に記憶されることに
なる。そして、20ｍｓ経過後はカウンタ２０から
出力が得られる為、Ｘキーが離されて非押圧操作
状態であつても循環的に記憶保持される。

そして、次にＹキーを操作したとすると第９図
から解るように、その操作タイミング信号がシフ
トレジスタ１８の記憶位置「14」に記憶されると
共にアンド回路２７からアタツク信号が出力され
る。このアンド回路２７はシフトレジスタ１８か
ら出力される既に記憶されている記憶有タイミン
グ信号ではインバータ２８によつてゲート出力が
禁止されるようになつている為、新たなキーが押
された時のみ出力信号を得るように制御されてい
る。従つて、複数のキーが速い操作で連続的に操
作されるアルペジオ奏法等でも一番新しい直前に
押圧操作されたキーに対するタイミング時のみア
タツク信号がアンド回路２７から出力されるので
ある。更に、一番新しい直前に操作されたキーの
タイミング時から20ｍｓ以内にシフトレジスタ１
８に記憶有として記憶されている操作されていな
い信号を消去するようになる。

而して、このＹキーがＸキーの操作中のデイケ
イタイム時において操作されたとするとアンド回
路２７からアタツク信号がエンベロープ回路２９
のアンド回路２９−４６に印加される。従つて、
このアンド回路２９−４６からクロツク信号CP
３が出力されオア回路２９−１５を介してシフト
レジスタ２９−７にシフト指令を、カウンタ２９
−１６に計数歩進信号を供給する。この時カウン
タ２９−１６は「0010」状態であるため、アンド
回路２９−４６はこのカウンタ２９−１６が、
「0100」状態になるまでクロツク信号CP３の出力
（この場合３発）することになり、当然シフトレ
ジスタ２９−７に３発のシフト指令が供給され記
憶要素２９−８には再びアタツクタイムの設定数
値「５」がシフト記憶される。

従つて、第８図の点線から解るようにデイケイ
タイムの途中から再び音量の立上り状態に設定さ
れ、前述した如くアタツクタイムの設定数値
「５」に対応した計測時間に従つてバイナリカウ
ンタ２９−４１はアツプ方向に計数値「31」迄歩
進されるようになる。バイナリカウンタ２９−４
１は計数値「31」になると再びデイケイタイムが
設定され、前述の如くダウン方向に計数される。
そして、このデイケイタイム時のダウン計数動作
時にバイナリカウンタ２９−４１の計数値が記憶
要素２９−１１にシフト記憶されているサステイ
ンレベル数値と一致すると一致回路２９−４３か
ら出力信号に対応してアンド回路２９−３９のゲ
ートが閉じられ計数動作は停止する。

前記Ｙキー操作によるこのサステインレベル時
において、再び例えば演奏キーＺの操作によりア
ンド回路２７からアタツク信号がエンベロープ回
路２９のアンド回路２９−４６に印加されると、
カウンタ２９−１６の「0100」状態になるまで、
クロツク信号CP３がオア回路２９−１５より出
力（この場合３発）され、再び記憶要素２９−８
にアタツクタイムの設定数値がシフト記憶される
ようになり第８図の点線で示した如くサステイン
レベルから再び音量の立上り状態に設定される。

そして、前述の如く動作が繰り返され、バイナ
リカウンタ２９−４１は計数値「31」になる迄ア
ツプ方向に計数動作され、その後デイケイタイム
に移行するものである。

そして、このサステインレベル状態において、
リリース釦が操作されるとアンド回路２９−４８
よりクロツク信号CP３が２発出力されることに
なり、記憶要素２９−８にはリリースタイムの設
定数値がシフト記憶されるようになる。従つて、
前述のアタツク、デイケイの場合と同様に、リリ
ースタイムの数値に対応した計測時間に応じてバ
イナリカウンタ２９−４１は「０」計数値迄ダウ
ン方向に計数動作される。またリリースタイム時
において、再び演奏キーによりアタツク信号がア
ンド回路２７より出力されアンド回路２９−４６
に印加された場合にも音量の立上り状態に設定す
ることができるものである。

従つて、前記バイナリカウンタ２９−４１のデ
イジタル計数値が第８図に示すような音量エンベ
ロープの制御信号としてＤ／Ａ変換回路３２に供
給されアナログ量に変換され音量を制御するよう
になるものである。

このように、本実施例においては、新たなキー
操作がなされると、第１図のアンドゲート２７か
らキーオンを指示する信号がエンベロープ回路２
〓〓〓〓〓
９に与えられて、エンベロープをアタツク状態に
し、更に、計測カウンタ２０をクリアしてそれか
ら20ｍｓの間、演奏キーマトリツクス回路１で実
際に操作されている鍵情報のみを84ビツトレジス
タ１８に入力するよう、アンドゲート１９の出力
を禁止している。

そして、上記計測カウンタ２０から20ｍｓ経過
したことを示す信号が出力されると、アンドゲー
ト１９を開成し、それまでに84ビツトレジスタ１
８へ入力していた鍵情報、即ち直前の演奏キーマ
トリツクス回路１のスキヤンニングの結果出力
を、オアゲート１７を介して、８４ビツトレジス
タ１８へ入力し、以後循環保持させる。

従つて、この鍵情報は、当該操作鍵の離鍵の後
も、84ビツトシフトレジスタ１８に循環保持さ
れ、この情報はアンドゲート９を介してレジスタ
７にも与えられるため、当該楽音を発生し続ける
ことになる。

そして、その状態は、新たな鍵操作がなされる
まで、つまり84ビツトシフトレジスタ１８の内容
が書き替えられるまで続く。

〔発明の効果〕

本発明は上述したように、第１の制御手段で、
鍵が離鍵された後も、押鍵された鍵を識別するデ
ジタル情報を記憶する記憶手段の当該鍵のデジタ
ル情報を保持させて、楽音発生手段から該デジタ
ル情報に応じた楽音を継続して発生させ、しかも
新たな鍵の押鍵が検出手段で検出されると、その
都度所定時間のカウントをカウント手段で開始さ
せ、このカウント終了の後、第２の制御手段でそ
の時点において押鍵中の鍵のデジタル情報を前記
記憶手段に保持させ、且つ離鍵されている鍵のデ
ジタル情報を前記記憶手段から消去するようにし
て、楽音発生手段からの発音状態を変化させるよ
うにしたから、デジタル回路構成により簡単に押
鍵、離鍵にともなう楽音発生制御が行え、離鍵後
も新たな鍵操作があるまで当該楽音を発生し続け
ることができ、複数の鍵の押鍵の際に所定時間以
内の時間差をもつて操作された場合も、同時に押
鍵されたものと識別されるため、複数の鍵を押
鍵、離鍵する場合も演奏者にとつても操作しやす
く、自動演奏効果を高めるうえで有効であり、メ
ロデイを弾く上鍵盤のみならず自動伴奏機能を有
する下鍵盤などに用いれば特に有効である。

【図面の簡単な説明】

第１図は本発明に係る全体構成図、第２図は演
奏キーボードを示す図、第３図はキーマトリツク
ス回路の詳細図、第４図は楽音波形を示す図、第
５図は楽音波形の読み出しアドレス制御回路の詳
細図、第６図は第５図の動作説明図、第７図はエ
ンベロープ回路の詳細図、第８図はエンベロープ
波形の説明図、第９図はキー操作タイミングを説
明する図である。 １……キーマトリツクス回路、１８……シフト
レジスタ、２７……アンド回路、２８……インバ
ータ、２９……エンベロープ回路。

Claims (1)

1. 【特許請求の範囲】 １ 押鍵された鍵を識別するデジタル情報を記憶
   する記憶手段と、 この記憶手段に記憶されたデジタル情報に応じ
   た楽音を発生する楽音発生手段と、 鍵が離鍵された後も、前記記憶手段の当該鍵の
   前記デジタル情報を保持させ、該デジタル情報に
   応じた楽音を継続して前記楽音発生手段より発生
   させる第１の制御手段と、 新たに鍵が押鍵されたことを検出する検出手段
   と、 この検出手段にて新たな鍵の押鍵が検出される
   都度所定時間のカウントを開始するカウント手段
   と、 このカウント手段による所定時間のカウント終
   了の後、その時点で押鍵中の鍵のデジタル情報を
   前記記憶手段に保持させ、且つ離鍵されている鍵
   のデジタル情報を前記記憶手段から消去する第２
   の制御手段と、 からなる電子楽器。