JPH0630397B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH0630397B2 JPH0630397B2 JP60187083A JP18708385A JPH0630397B2 JP H0630397 B2 JPH0630397 B2 JP H0630397B2 JP 60187083 A JP60187083 A JP 60187083A JP 18708385 A JP18708385 A JP 18708385A JP H0630397 B2 JPH0630397 B2 JP H0630397B2
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- JP
- Japan
- Prior art keywords
- film
- amorphous silicon
- semiconductor film
- silicon semiconductor
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、薄膜トランジスタの製造方法に関し特に製造
歩留の向上及び製造時間の短縮が可能となる製造方法に
関する。
歩留の向上及び製造時間の短縮が可能となる製造方法に
関する。
（従来の技術） 近年液晶デイスプレイやイメージセンサ等の駆動デバイ
スとして使われる大面積薄膜トランジスタＩＣの研究開
発が進んである。
スとして使われる大面積薄膜トランジスタＩＣの研究開
発が進んである。
第２図(a)〜(f)は従来の薄膜トランジスタの製造方法に
おける工程を順次に示す図である。まず基板１上にTiか
ら成るゲート電極２を形成する（第２図(a)）。次にゲ
ート絶縁膜３、アモルフアスシリコン半導体膜４、n+ア
モルフアスシリコン半導体膜５、ソース及びドレイン電
極６、レジスト膜７を順次形成する（第２図(b)）。こ
の場合、ソース及びドレイン電極６の材料はTiを用い
る。レジスト膜７を所定形状に形成し（第２図(c)）、
このレジスト膜７をマスクにしてチヤネル上の不要なソ
ース及びドレイン電極６、n+アモルフアスシリコン半導
体膜５をエツチング除去してチヤネルを形成する（第２
図(d)）。次にこのレジスト膜７を剥離し（第２図
(e)）、パツシベーシヨン膜８を形成する（第２図
(f)）。
おける工程を順次に示す図である。まず基板１上にTiか
ら成るゲート電極２を形成する（第２図(a)）。次にゲ
ート絶縁膜３、アモルフアスシリコン半導体膜４、n+ア
モルフアスシリコン半導体膜５、ソース及びドレイン電
極６、レジスト膜７を順次形成する（第２図(b)）。こ
の場合、ソース及びドレイン電極６の材料はTiを用い
る。レジスト膜７を所定形状に形成し（第２図(c)）、
このレジスト膜７をマスクにしてチヤネル上の不要なソ
ース及びドレイン電極６、n+アモルフアスシリコン半導
体膜５をエツチング除去してチヤネルを形成する（第２
図(d)）。次にこのレジスト膜７を剥離し（第２図
(e)）、パツシベーシヨン膜８を形成する（第２図
(f)）。
しかしながら、この様な従来方法で得られた薄膜トラン
ジスタでは、第３図に示した様に、パツシベーシヨン膜
８の形成前後で特性が大幅に変動する。この原因はチヤ
ネル上部に汚染物質が付着することによる。つまりn+ア
モルフアスシリコン半導体膜５のエツチング後に半導体
層の上部が露出するから、レジスト剥離等の工程でチヤ
ネル上部が不純物によつて汚染される。更に、パツシベ
ーシヨン膜８の形成の際の温度上昇によつてチヤネル上
部の不純物が半導体層に拡散し、その結果、オフ抵抗が
下がり、スレツシヨルド電圧の変動も大きくなり、製造
歩留低下は避けられなかつた。
ジスタでは、第３図に示した様に、パツシベーシヨン膜
８の形成前後で特性が大幅に変動する。この原因はチヤ
ネル上部に汚染物質が付着することによる。つまりn+ア
モルフアスシリコン半導体膜５のエツチング後に半導体
層の上部が露出するから、レジスト剥離等の工程でチヤ
ネル上部が不純物によつて汚染される。更に、パツシベ
ーシヨン膜８の形成の際の温度上昇によつてチヤネル上
部の不純物が半導体層に拡散し、その結果、オフ抵抗が
下がり、スレツシヨルド電圧の変動も大きくなり、製造
歩留低下は避けられなかつた。
そこで、本発明の目的は、上述した従来の問題点を解決
し、チヤネル上の汚染を防ぎ、パツシベーヨン膜形成後
においてもオフ抵抗の低下やスレツシヨルド電圧の変動
がない薄膜トランジスタの製造方法を提供することにあ
る。
し、チヤネル上の汚染を防ぎ、パツシベーヨン膜形成後
においてもオフ抵抗の低下やスレツシヨルド電圧の変動
がない薄膜トランジスタの製造方法を提供することにあ
る。
（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段
は、ゲート電極が設けてある絶縁性基板上に前記ゲート
電極を覆つて絶縁膜、アモルフアスシリコン半導体膜及
び不純物ドープアモルフアスシリコン半導体膜を順次に
積層する工程と、この不純物ドープアモルフアスシリコ
ン半導体膜の所定の領域にソース及びドレイン電極を形
成する工程と、前記不純物ドープアモルフアスシリコン
半導体膜の不要領域をドライエッチングにより除去して
チヤネルを形成する工程と、パツシベーシヨン膜を形成
する工程とを順次に行うスタツガー型の薄膜トランジス
タの製造方法であつて、前記ドライエツチングは前記ソ
ース及びドレイン電極の金属をマスクにして行い、前記
パツシベーシヨン膜形成工程はプラズマＣＶＤにより行
い、前記チヤネル形成工程と前記パツシベーシヨン膜形
成工程とは同一真空装置内において連続して真空を継続
して行うことを特徴とする。
は、ゲート電極が設けてある絶縁性基板上に前記ゲート
電極を覆つて絶縁膜、アモルフアスシリコン半導体膜及
び不純物ドープアモルフアスシリコン半導体膜を順次に
積層する工程と、この不純物ドープアモルフアスシリコ
ン半導体膜の所定の領域にソース及びドレイン電極を形
成する工程と、前記不純物ドープアモルフアスシリコン
半導体膜の不要領域をドライエッチングにより除去して
チヤネルを形成する工程と、パツシベーシヨン膜を形成
する工程とを順次に行うスタツガー型の薄膜トランジス
タの製造方法であつて、前記ドライエツチングは前記ソ
ース及びドレイン電極の金属をマスクにして行い、前記
パツシベーシヨン膜形成工程はプラズマＣＶＤにより行
い、前記チヤネル形成工程と前記パツシベーシヨン膜形
成工程とは同一真空装置内において連続して真空を継続
して行うことを特徴とする。
（作用） 本発明の薄膜トランジスタの製造方法によれば、上記製
造工程により、トランジスタのチヤネル部のエツチング
とパツシベーシヨンを同一真空装置内で連続して行うか
ら、チヤネルのソース・ドレイン間の汚染を防ぐことが
できる。この結果、ソース・ドレイン間抵抗が設計値か
ら低下することやスレツシヨルド電圧の変動を防ぐこと
ができる。
造工程により、トランジスタのチヤネル部のエツチング
とパツシベーシヨンを同一真空装置内で連続して行うか
ら、チヤネルのソース・ドレイン間の汚染を防ぐことが
できる。この結果、ソース・ドレイン間抵抗が設計値か
ら低下することやスレツシヨルド電圧の変動を防ぐこと
ができる。
（実施例） 以下、本発明を実施例を用いて説明する。
第１図(a)〜(d)は本発明の一実施例を示す薄膜トランジ
スタの製造工程を示す図である。まずゲート電極２を設
けた絶縁性基板１上にゲート絶縁膜３として窒化シリコ
ン膜、アモルフアスシリコン半導体膜４、n+アモルフア
スシリコン半導体膜５を順次プラズマＣＶＤ装置によつ
て形成する。次にソース及びドレイン電極６となるCr
膜、レジスト膜７を形成し、レジスト膜７を所定の形状
に加工する（第１図(a)）。レジスト膜７をマスクにし
てCr膜をエツチング（第１図(b)）した後、レジスト膜
７をアセトン等で剥離する。次にプラズマ装置を用い
て、まずソース及びドレイン電極６のCrをマスクにし、
CF4等のガスを導入し、チヤネル上部の不要なn+アモル
フアスシリコン半導体膜５をドライエツチングにより除
去する（第１図(c)）。次に、このプラズマ装置内のド
ライエツチング用ガスを排気し、新たに、シランとアン
モニアと窒素ガス等の混合ガスを導入し、真空を破らず
続けてパツシベーシヨン膜８の窒化シリコン膜を同一ブ
ラズマ装置内で形成する（第１図(d)）。
スタの製造工程を示す図である。まずゲート電極２を設
けた絶縁性基板１上にゲート絶縁膜３として窒化シリコ
ン膜、アモルフアスシリコン半導体膜４、n+アモルフア
スシリコン半導体膜５を順次プラズマＣＶＤ装置によつ
て形成する。次にソース及びドレイン電極６となるCr
膜、レジスト膜７を形成し、レジスト膜７を所定の形状
に加工する（第１図(a)）。レジスト膜７をマスクにし
てCr膜をエツチング（第１図(b)）した後、レジスト膜
７をアセトン等で剥離する。次にプラズマ装置を用い
て、まずソース及びドレイン電極６のCrをマスクにし、
CF4等のガスを導入し、チヤネル上部の不要なn+アモル
フアスシリコン半導体膜５をドライエツチングにより除
去する（第１図(c)）。次に、このプラズマ装置内のド
ライエツチング用ガスを排気し、新たに、シランとアン
モニアと窒素ガス等の混合ガスを導入し、真空を破らず
続けてパツシベーシヨン膜８の窒化シリコン膜を同一ブ
ラズマ装置内で形成する（第１図(d)）。
この実施例の方法によるとn+アモルフアスシリコン半導
体膜５の除去の後にはチヤネル上部つまりアモルフアス
シリコン半導体膜４が大気にさらされないから、大気中
のゴミ、水分等がチヤネル上部に付着することはない。
更に、レジスト剥離はn+アモルフアスシリコン半導体膜
５エツチングの前に行つているので、レジスト剥離剤に
よるチヤネル上部への汚染も防げる。
体膜５の除去の後にはチヤネル上部つまりアモルフアス
シリコン半導体膜４が大気にさらされないから、大気中
のゴミ、水分等がチヤネル上部に付着することはない。
更に、レジスト剥離はn+アモルフアスシリコン半導体膜
５エツチングの前に行つているので、レジスト剥離剤に
よるチヤネル上部への汚染も防げる。
この様に、Crのソース及びドレイン電極６をエツチング
のマスクとして使用し、n+アモルフアスシリコン半導体
膜５のエツチングをプラズマ装置内で行えば、n+アモル
フアスシリコン半導体膜５のエツチング後にレジスト剥
離を行わずに済み、かつ直ちに真空を破らずに連続的に
パツシベーシヨン膜８形成を行うことが可能となる。よ
つてチヤネル上部が汚染されることがないから、パツシ
ベーシヨン膜８の形成時の温度上昇においてもソース・
ドレイン間が低抵抗化することがなく、また、スレツシ
ヨルド電圧の変動もなくなる。
のマスクとして使用し、n+アモルフアスシリコン半導体
膜５のエツチングをプラズマ装置内で行えば、n+アモル
フアスシリコン半導体膜５のエツチング後にレジスト剥
離を行わずに済み、かつ直ちに真空を破らずに連続的に
パツシベーシヨン膜８形成を行うことが可能となる。よ
つてチヤネル上部が汚染されることがないから、パツシ
ベーシヨン膜８の形成時の温度上昇においてもソース・
ドレイン間が低抵抗化することがなく、また、スレツシ
ヨルド電圧の変動もなくなる。
ここでソース及びドレイン電極６としてCrを用いた。Cr
はTiと異なり、n+アモルフアスシリコン半導体膜５のエ
ツチングガスであるCF4又はNF3ではほとんどエツチング
されない。これらのガスを使用した場合、n+アモルフア
スシリコン半導体膜５のエツチングレイトは６００Å／
minであるのに対し、Cr膜のそれは１０〜２０Å／minで
あつた。よつてCrで形成された電極はエツチングガスに
対し十分マスクとして働く。
はTiと異なり、n+アモルフアスシリコン半導体膜５のエ
ツチングガスであるCF4又はNF3ではほとんどエツチング
されない。これらのガスを使用した場合、n+アモルフア
スシリコン半導体膜５のエツチングレイトは６００Å／
minであるのに対し、Cr膜のそれは１０〜２０Å／minで
あつた。よつてCrで形成された電極はエツチングガスに
対し十分マスクとして働く。
なお、本実施例ではCrを用いたが、本発明ではソース及
びドレイン電極としてＡあるいはＩＴＯを用いても、
これらの材料がCF4及びNF3にほとんどエツチングされな
いから、同様な効果が得られる。
びドレイン電極としてＡあるいはＩＴＯを用いても、
これらの材料がCF4及びNF3にほとんどエツチングされな
いから、同様な効果が得られる。
（発明の効果） 以上説明した様に、本発明によればソース及びドレイン
電極をマスクとしてn+アモルフアスシリコン半導体膜を
ドライエツチングしてチヤネル形成後、連続してパツシ
ベーシヨン膜を設けることにより、チヤネル間の汚染を
防ぐことができ、ソース・ドレイン間抵抗の低下やスレ
ツシヨルド電圧の変動を防ぐことができる。また、製造
歩留と安定性が大幅に向上できるばかりでなく、同一装
置内で導入ガスを切り換えるだけでn+アモルフアスシリ
コン半導体膜エツチングとパツシベーシヨン膜形成とを
連続で行えるから、製造時間も大幅に短縮できる。
電極をマスクとしてn+アモルフアスシリコン半導体膜を
ドライエツチングしてチヤネル形成後、連続してパツシ
ベーシヨン膜を設けることにより、チヤネル間の汚染を
防ぐことができ、ソース・ドレイン間抵抗の低下やスレ
ツシヨルド電圧の変動を防ぐことができる。また、製造
歩留と安定性が大幅に向上できるばかりでなく、同一装
置内で導入ガスを切り換えるだけでn+アモルフアスシリ
コン半導体膜エツチングとパツシベーシヨン膜形成とを
連続で行えるから、製造時間も大幅に短縮できる。
第１図(a)〜(d)は本発明の一実施例を示す薄膜トランジ
スタの製造工程図、第２図(a)〜(f)は薄膜トランジスタ
の従来の製造方法における工程を示す図、第３図は従来
法により製造した薄膜トランジスタの特性図である。 １……ガラス基板、２……ゲート電極、３……ゲート絶
縁膜、４……アモルフアスシリコン半導体膜、５……n+
アモルフアスシリコン半導体膜、６……ソースおよびド
レイン電極、７……レジスト膜、８……パツシベーシヨ
ン膜。
スタの製造工程図、第２図(a)〜(f)は薄膜トランジスタ
の従来の製造方法における工程を示す図、第３図は従来
法により製造した薄膜トランジスタの特性図である。 １……ガラス基板、２……ゲート電極、３……ゲート絶
縁膜、４……アモルフアスシリコン半導体膜、５……n+
アモルフアスシリコン半導体膜、６……ソースおよびド
レイン電極、７……レジスト膜、８……パツシベーシヨ
ン膜。
Claims (1)
- 【請求項１】ゲート電極が設けてある絶縁性基板上に前
記ゲート電極を覆つて絶縁膜，アモルフアスシリコン半
導体膜及び不純物ドープアモルフアスシリコン半導体膜
を順次に積層する工程と、この不純物ドープアモルフア
スシリコン半導体膜の所定の領域にソース及びドレイン
電極を形成する工程と、前記不純物ドープアモルフアス
シリコン半導体膜の不要領域をドライエツチングにより
除去してチヤネルを形成する工程と、パツシベーシヨン
膜を形成する工程とを順次に行うスタツガー型の薄膜ト
ランジスタの製造方法において、前記ドライエツチング
は前記ソース及びドレイン電極の金属をマスクにして行
い、前記パツシベーシヨン膜形成工程はプラズマＣＶＤ
により行い、前記チヤネル形成工程と前記パツシベーシ
ヨン膜形成工程とは同一真空装置内において連続して真
空を継続して行うことを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187083A JPH0630397B2 (ja) | 1985-08-26 | 1985-08-26 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187083A JPH0630397B2 (ja) | 1985-08-26 | 1985-08-26 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6247161A JPS6247161A (ja) | 1987-02-28 |
| JPH0630397B2 true JPH0630397B2 (ja) | 1994-04-20 |
Family
ID=16199826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60187083A Expired - Lifetime JPH0630397B2 (ja) | 1985-08-26 | 1985-08-26 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630397B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151693A (ja) | 2000-11-08 | 2002-05-24 | Matsushita Electric Ind Co Ltd | ボトムゲート薄膜トランジスタとその製造方法およびエッチング装置と窒化装置 |
-
1985
- 1985-08-26 JP JP60187083A patent/JPH0630397B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6247161A (ja) | 1987-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |