JPH06303096A - デジタル的に制御された位相シフト方法およびデジタル的に制御可能な継続的可変長の遅延ライン位相シフタ回路 - Google Patents

デジタル的に制御された位相シフト方法およびデジタル的に制御可能な継続的可変長の遅延ライン位相シフタ回路

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JPH06303096A
JPH06303096A JP6004010A JP401094A JPH06303096A JP H06303096 A JPH06303096 A JP H06303096A JP 6004010 A JP6004010 A JP 6004010A JP 401094 A JP401094 A JP 401094A JP H06303096 A JPH06303096 A JP H06303096A
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Abstract

(57)【要約】 【目的】 全デジタルフルレンジ位相シフトの方法およ
び装置を提供する。 【構成】 すべてデジタル的に制御されたセルフ較正遅
延ライン方法および装置は、遅延ライン中の物理的位置
（ＥＳＰ）で継続的に端子を識別することにより無制限
に長い遅延ラインをシミュレートし、その位置は、該位
相検出器入力および該ＥＳＰ端子を該遅延ラインの第１
の段へ接続するための手段に関して、該遅延ラインを往
復する信号が３６０度位相シフトされる正確な場所であ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明はデジタル位相およびタイミング
制御に関し、より特定的には位相シフト、信号同期およ
びデータ回復を制御するための全デジタル方法および装
置に関する。
【０００２】
【発明の背景】クロックまたはデータ回復において、な
らびに他の位相およびタイミング制御動作において、位
相調整またはタイミング調整は通常、位相またはタイミ
ングエラーが検出された後に行なわれる。従来的には位
相ロックループ（ＰＬＬ）が用いられ、ここでは多数の
サイクルを介して位相調整または位相整列を達成するた
めに電圧制御された発振器（ＶＣＯ）の周波数が調整さ
れる。位相変化の量はＶＣＯ周波数と基準周波数との間
の差を積分したものである。これらは一般的にはアナロ
グＰＬＬ回路であり、アナログローパスフィルタ機能を
形成するために様々な集中キャパシタおよび集中抵抗器
を含み、ＶＣＯのために平滑化されたまたは濾波された
制御信号を得る。ＰＬＬアナログ回路と大規模デジタル
回路とのモノリシック回路集積は、特に標準的なデジタ
ル回路のための製造方法を用いては困難である。加え
て、デジタル切換ノイズに対する敏感さ等の位相ロック
ループ設計に関連した問題点のために、従来のＣＭＯＳ
アナログＰＬＬ設計は１００ＭＨＺ未満の応用に限られ
ている。
【０００３】デジタルデータ回復アプリケーションまた
はデジタル信号同期アプリケーションにおいて、デジタ
ル的に制御された遅延セル技術が多用される。複数個の
かかる遅延セルはカスケード接続されて遅延ラインを形
成し、このラインはそれからデータ、クロックまたは制
御信号のいずれかの信号を遅延させて、遅延ラインのタ
ップから複数個のオリジナル信号の遅延されたコピーま
たは位相シフトされたコピーを与える。その後、これら
の遅延された信号はサンプリングされ、または検出さ
れ、または登録されてそれに続くロジックで分析され、
信号同期、データ回復および他のタスクを可能化するた
めに基準信号または複数個の信号との位相関係を決定す
る。先行技術のタップされた遅延ラインが公知であり、
これは信号の位相シフトされたコピーを与えることがで
きるが、遅延ラインまたは遅延ラインのタップは調整も
較正もされない。米国特許第４，８２１，２９７号に記
載されるかかる先行技術の配列の１つにおいて、データ
速度周波数で動作する局部的に発生した基準クロックは
Ｎレングスのタップされた遅延によって位相シフトまた
は遅延され、隣接する各タップ間の位相ステップΔΦで
のクロックのＮ個のコピーを与える。分解能の位相調整
ステップサイズはタップ当りの遅延量によって決定さ
れ、全位相シフトは位相ステップをＮ倍したものによっ
て決定される。いかなる遅延時間の調整もなされないた
め、全位相シフトは定数ではなく、もしモノリシック集
積回路形式で実現されるとすれば、様々な製造方法また
は動作条件によって異なる。遅延ラインがあらゆる可能
な位相を確実にするのに十分な長さに設計されるように
クロック基準周波数が公知であったとしても、データ周
波数または遠隔送信器クロックと局部受信器クロックと
の間に周波数の差が存在する場合に問題が生じる。もし
データ周波数が局部的に発生した基準クロック周波数を
わずかに下回るとすれば、位相決定回路はこのゆっくり
とした位相ドリフトを検出しかつ遅延経路選択器に遅延
を増分するように伝える。この工程はデータが到着し続
ける間継続する。論理的には、遅延ラインは同一方向に
一定の位相増分を与えるように無限に長くあるべきであ
る。したがって、上記の問題を処理可能であり、かつ無
制限の回数のサイクルについて位相シフトの均等の増分
または減分を与える方法および装置が必要である。
【０００４】「２進受信機基準信号をトラックし入来シ
リアル２進データストリームの位相に整列させるための
全デジタル法、基準クロックの位相を調整するための方
法、および全デジタル位相ロックループ」と題された同
日出願された関連出願において、ビット速度回復された
クロックとして用いられる局部的に発生した時間ルーラ
ーは、平均化されたデータ遷移位置と常に位相比較さ
れ、エッジ分散サンプラおよび位相調整決定回路で生成
されるアップ／ダウン制御信号によって位相シフトされ
る。入来データと局部的に発生した時間ルーラークロッ
クとの間に一定の周波数差が存在する場合、クロックの
読出エッジの位相関係を調整して、局部時間ルーラー信
号に関連してデータビットの中心（データの目の中心と
して公知）のゆっくりとした「ドリフチング」に従うよ
うにゆっくりとした工程が発生する。遅延の範囲が必要
であり、これは遅延セルの遅延によって決定される所与
の分解能中のすべての可能な位相についてタップされた
出力を与え、かつ較正された範囲の最後のタップからの
信号が最初のタップからのものと同じ位相を有するよう
に局部的に発生したタイミング信号を３６０度シフトす
るように較正される。
【０００５】
【発明の概要】本発明の主たる目的は全デジタルフルレ
ンジ位相シフト方法および機構を提供することである。
【０００６】本発明のさらなる目的は、遅延範囲を一定
値に等しくなるように較正するデジタル方法を提供する
ことであり、この一定値は連続して受信されるデータの
１ビット期間、またはクロック信号の１サイクル期間、
または周期的信号の３６０度位相範囲であり、これによ
りアップ／ダウンデジタル制御信号を制御して一定の位
相ステップで位相増分または減分を継続的に与える。
【０００７】本発明のさらに他の目的は、デジタル集積
回路実現に特に適しておりかつ予め選択されたノイズを
デジタル的に濾波することが可能な、デジタル３６０度
位相シフト回路を提供することである。
【０００８】本発明の方法および装置は、同期されるべ
き２つの信号が周波数オフセット、または可変もしくは
「ドリフチング」位相関係を有する場合に特に有用であ
りかつ重要である。かかる例は、受信された入来データ
信号が遠隔送信器クロックによって決定された周波数を
有し、一方受信器クロックタイミング信号は局部周波数
基準によって発生する、シリアルデータリンクに見られ
る。２つの周波数基準が通常必要とされるか、またはわ
ずかなオフセット（５０ｐｐｍ以下）のみが許容される
が、オフセットが累積されると位相のずれが増大し最終
的にはサイクルの滑りを生ずる。２つの信号を同期した
状態に保つために、位相調整を継続的に増分または減分
することが必要である。
【０００９】本発明の好ましい実施例ではデジタル的に
調整可能な遅延を形成して入力信号の位相シフトされた
コピーを与えるために、タップされた遅延ラインおよび
ＭＵＸを用いる。アップ／ダウン制御信号は遅延の増分
または減分の選択を制御し、その結果、選択が可能化さ
れるごとに入力信号の正に位相シフトされたコピーまた
は負に位相シフトされたコピーが選択される。デジタル
的に調整可能な遅延はあらゆる動作条件において３６０
度範囲の位相シフトを与えることができる。オンザフラ
イ位相シフト範囲較正器は温度または電源のばらつきに
よる遅延のばらつきを検出し、かつ終端段位置（ＥＰ
Ｓ）として公知の出力タップを入力信号がそこから正確
に３６０度遅延されるデジタル的に制御された遅延中に
置く。アップ／ダウン制御が一定の正の（上向きの）位
相シフトが必要であると示す場合は、回転位相シフト制
御は、ＥＳＰに達するまでクロックが可能化されるごと
に遅延経路選択を１タップ上に移動させる。もしさらな
る上向きシフトがなお示されれば、位相範囲較正器によ
りＥＳＰとして示されたタップ出力段を制御が選択する
最後の選択に関して正の位相シフトステップがなされる
ように、位相シフト制御は「ラップアラウンド」して第
１のタップを遅延経路として選択する。アップ／ダウン
制御が負の（下向きの）位相シフトが必要であると示す
場にも同じ動作が行なわれる。回転位相シフト機構に
は、位相検出および調整決定ロジックからのイネーブル
信号およびアップ／ダウン信号のみが必要である。デジ
タル的に制御されるまたは選択される遅延は一度に１ス
テップ調整され、かつその構成のおかげで比較するデー
タが存在しない場合には位置を「凍結する」または保持
することができるよう設計される。前の位相調整もま
た、アップ／ダウン制御信号を送信する制御ロジックに
よって「記憶する」ことができ、そのためある調整「パ
ターン」またはノイズ源からのいくつかの変調周波数が
認識されかつ制御ロジックによって濾波されることが可
能である。
【００１０】
【詳細な説明】図１Ａを参照して、デジタル的に調整可
能な遅延５０はＢＩＴＣＫ１６を受信してその信号につ
いて位相シフトを行ない、図１Ｂに示されるように元信
号ＢＩＴＣＫ１６の位相シフトされたコピーであるＳＢ
ＩＴＣＫ１６′を出力する。波形ＳＢＩＴＣＫ１６′は
１つの調整可能な時間ステップの分解能で波形１６を任
意の所望される量だけ位相シフトさせたコピーであり得
る。位相シフトは回転位相シフト制御６０からのパラレ
ルデジタル制御コード６８によって制御される。回転位
相シフト制御６０は、この回路に対して電流位相から正
方向に増大する位相シフト（ＵＰ）または負の方向に増
大する位相シフト（ＤＯＷＮ）を与えるよう伝える、Ｕ
ＰＤＮ（アップ／ダウン）８９およびＵＰＤＮＥＮ（ア
ップ／ダウンイネーブル）８８のいずれか１つの入力の
みを必要とする。ＵＰＤＮ８９は正の位相シフトがさら
に必要な場合に「１」となり、かつ負の位相シフトまた
はより少ない位相シフトが所望される場合には「０」と
なるべきである。ＵＰＤＮＥＤ８８は調整イネーブリン
グ信号である。ＵＰＤＮＥＮは調整が行なわれる必要が
ある場合に「１」であり、かつ位相シフトが凍結または
維持されるべき場合は「０」となるべきである。位相シ
フト範囲キャリブレータ７０は動作条件のばらつきによ
るオンザフライ遅延変化を絶えずモニタし、パラレルデ
ジタルコード７９を回転位相シフト制御６０に送って元
信号がフルサイクルまたは３６０度遅延される遅延ライ
ン５０中の段の現在の位置を確認する。これを終端段ポ
インタ（ＥＳＰ）と呼ぶ。ＲＤＹ３６０は最初のパワー
アップの後に較正プロセスを可能化するための信号であ
る。ＲＥＳ３０はパワーアップシーケンスの間または再
開が必要な他の場合に回路をリセットするための信号で
ある。
【００１１】図２は一連のカスケード接続されたインバ
ータ５０１およびＭＵＸ５４１または他のタイプの高速
経路セレクタからなるデジタル的に調整される遅延５０
の一実施例を示す。ＭＵＸの入力はライン５１１、５１
２等を介してインバータ１つおきに、全体でＮ対のイン
バータについての遅延チェーンからのタップである。Ｍ
ＵＸへの制御入力Ｓ（１）ないしＳ（Ｎ）６８は図１Ａ
の回転位相シフト制御６０からの出力であり、そのビッ
トは対応する動作遅延経路を選択する１つの「１」を除
いてはすべて「０」である。「１」の場合はライン５１
０上の入力を選択する制御入力Ｓ（０）は選択を不能化
するために接地電位に結合される。もし段ＤＫがＥＳ
Ｐ、つまり信号ＢＩＴＣＫが遅延されるかまたはフル３
６０度サイクル分、位相シフトされる段であるとわかれ
ば、ライン５１５上の段ＤＫの出力での遅延された信号
はライン１６上の入力での信号と一致しなければならな
い。これは図３の遅延のタイミング図を見ればよりよく
理解され、５１５の出力信号ＳＢＩＴＣＫ（Ｋ）はライ
ン１６上の信号ＢＩＴＣＫ１６と一致する。もし選択が
ＳＢＩＴＣＫ（１）５１１として示される段１へ移動す
れば、次の正の位相シフトステップが達成され、段１に
は２つのインバータの遅延に相当する位相シフト４１１
が示される。もし図２のデジタル制御６８がＳ（１）か
らＳ（Ｋ）へステップスルーし、その後Ｓ（１）へ回転
するかまたは「ラップアラウンド」してこれを繰り返せ
ば、エンドレスな正の位相シフトが達成されるというこ
とが理解され、ここでＳ（Ｋ）は３６０度の位相シフト
終端段またはＥＳＰに対応する。集積回路形式において
は、図２のインバータセル５０１の遅延はプロセス、環
境および電源によって変化する。所与のサイクル時間ま
たは３６０度位相シフトについて、Ｋは上記の要因のた
めに異なる数字であり得る。正確かつ較正された３６０
度の位相シフト回転を達成するために、正確なＥＳＰの
場所が維持されるようにインバータの遅延は継続的に検
出されなければならない。
【００１２】図１の位相シフト範囲キャリブレータのブ
ロック図が図４に示される。２つのデジタル的に調整さ
れた遅延５０Ａおよび５０Ｂが用いられるが、これらは
両方とも好ましくは図２の５０の遅延と全く同じ方法で
構成され、遅延を較正してＥＳＰの場所を見つけるため
に用いられる。遅延５０Ａに対する制御は、Ｓ（０）を
「１」に接続しかつ残りを「０」に設定することにより
遅延の第１の経路を選択し、それにより「ダミー」遅延
として作用するように設定される。遅延５０Ｂのための
選択は遅延調整アップ／ダウンシフター７５からのパラ
レルデジタルコード７９によって制御され、このシフタ
ーは位相比較器７３からのアップ／ダウン信号ＵＤ７７
および調整アップ／ダウンイネーブル信号ＵＤＥＮ７８
によって制御される。制御Ｓ（１）ないしＳ（Ｊ−１）
は「０」に接続されて、いかなるプロセスまたは動作条
件においても所与の信号についてフルサイクル遅延を行
なうために少なくともＪ段が必要であるという仮定に基
づいて、較正回転から１段ないし（Ｊ−１）段を不能化
する。最初のパワーアップ時に、制御は予め特定された
コードに従ってリセットされて遅延経路を選択するかも
しれないが、これは多くの場合信号をフルサイクルまた
は３６０度遅延させるのに正確な経路ではない。７１１
（ｐｈ０）と７１２（ｐｈｋ）とにおける遅延された信
号の位相差は位相比較器７３によって検出され、ＵＤ信
号が発生して遅延調整制御アップ／ダウンシフターに遅
延段を加えるかまたは減じて位相差を減じるように指示
する。もし数多くの調整の後に、７１１での遅延５０Ａ
によって遅延された、および７１２での５０Ｂによって
遅延されたＢＩＴＣＫ信号が同位相ならば、遅延５０Ｂ
の遅延経路は５０Ａによって遅延された元信号に３６０
度の位相シフトを与える経路である。この３６０度遅延
経路を選択するためのコード７９は１つの「１」を含
み、その位置はＥＳＰの場所またはＣ（Ｋ）に対応する
段ＤＫを規定する。２つの回路についての経路遅延また
は「固有の」遅延は同一であり打消されるべきであるの
で、５０Ａと５０Ｂとのトータルの遅延差は、２Ｋ個の
インバータからなるＫ個の遅延装置の純粋な遅延であ
る。アップ／ダウンシフタ７５からの出力コード７９
（Ｃ（Ｊ）ないしＣ（Ｎ））はＥＳＰ情報を含み、図１
Ａの回転位相シフト制御６０にＥＳＰの場所を伝える。
位相比較器７３は周期的信号ＢＩＴＣＫの２つの遅延さ
れたコピーの位相を比較し、この２つを整列させるため
に５０Ｂをさらに位相調整する必要があるかどうか、か
つその方向（アップまたはダウン）はどれであるべきか
を決定する。較正プロセスを開始するために準備信号Ｒ
ＤＹ３６０が与えられてもよい。
【００１３】位相比較器回路７３は７１１での信号ｐｈ
０と７１２での信号ｐｈｋとの位相差を検出するいかな
る位相検出器回路であってもよく、ｐｈ０７１１とｐｈ
ｋ７１２との位相整列が最終的に達成されるように正確
な遅延調整制御信号ＵＤ７７とＵＤＥＮ７８とが発生
し、かつ位相差が３６０度、つまり位相差が信号ＢＩＴ
ＣＫのフルサイクルであることを確実にする。図５は遅
延調整アップ／ダウン制御信号ＵＤ７７およびＵＤＥＮ
７８を与えるための位相比較器７３の好ましい実施例で
ある。位相比較器回路７３はここに引用により援用され
る「２つの２進信号の位相を比較するための方法、デジ
タル位相比較器として１対のＤ型フリップフロップを含
むフリップフロップ回路を用いるための新しい方法、お
よび２つの２進信号の間の時間遅延を比較するためのデ
ジタル位相比較器回路」と題された同日出願の関連出願
においてより詳細に説明される。
【００１４】図６は図１Ａの回転位相シフト制御６０の
より詳細なブロック図である。これは２方向の３６０度
位相回転シフト制御を形成するようにフリップフロップ
レジスタ段ＳＴ（１）ないしＳＴ（Ｎ）を含み、上述の
ように図１Ａの位相シフト範囲キャリブレータ７０から
コード７９が発生する。コード７９はボックス６０１中
に示され、ここで「１」の場所は矢印６０３で示され
る。示される例においては、段ＳＴ（Ｋ）がＥＳＰに対
応する。正または「アップ」の増分位相シフト調整がル
ープ６０４で示される回転シーケンス中で行なわれる。
（ボックス６０２中に示される出力コード６８において
示される）「１」はクロックＣがイネーブルされるごと
に右へシフトされる。これはＳ（Ｋ）が「１」となるよ
うに「１」がＥＳＰ段ＳＴ（Ｋ）へシフトされるまで続
く。これは信号がこのコード選択で３６０度位相シフト
されたことを意味する。決定回路からさらに正の位相シ
フトを行なうことが要求されると、「１」が段１へラッ
プアラウンドされるかまたはＳ（１）が「１」となり、
その後「ＵＰ」が維持されていると仮定して再び右シフ
トを継続する。この回転シフトはＳＴ（１）ないしＳＴ
（Ｋ）の範囲内で発生し、ＥＳＰによってさらに右へシ
フトすることから「ブロック」されるということに注目
されたい。実際は、ＥＳＰから離れている間に「１」が
シフトしているときは、ＥＳＰを即座に検出することも
ＥＳＰの正確な場所も重要ではなく、相対的に長い時間
間隔において、または「１」がＥＳＰに近づいている場
合だけにＥＳＰを発見するための較正が完了することが
必要である。調整分解能が限定されていることによる３
６０度範囲較正の有限誤差のために、データ回復に関し
て「位相整列された」または「回復された」クロック信
号上の「ラップアラウンド」位置で不均一な調整ステッ
プ、つまりタイミングジッタが引起こされる。負のまた
は「ダウン」減分位相シフト調整は対向する方向で行な
われる。図６において段ＳＴ（１）ないしＳＴ（Ｊ−
１）６２は、いかなる「ラップアラウンド」もこれらの
段には必要ではないため、段ＳＴ（Ｊ）ないしＳＴ
（Ｎ）６３よりも構造が単純であり得る。先に説明した
ように、所与の周波数のフルサイクルを遅延するために
ある最小限の数の段が常に必要である。シフト動作のた
めのクロック信号はゲート６１を介してイネーブル信号
ＵＰＤＮＥＮ８８によってゲートされる。信号の完全な
状態を維持するために、信号が遷移している間にはいか
なるシフト動作も段について発生しないということを確
実にするために適切なタイミング制御が必要である。ラ
イン６０６は、「１」が状態ＳＴ（１）で左にシフトさ
れている間に「ダウン」または左シフトが必要である時
は、Ｓ（１）の出力をＥＳＰ段に与える。「ダウンラッ
プアラウンド」によってこの「１」をＥＳＰ段へ送って
戻す。通常の動作においては、ダウンシフトが要求され
る間に「０」がＳＴ（１）にある場合は、「０」はまた
同じライン６０６を介してＥＳＰ段へラップアラウンド
される。レジスタ段６３すべての出力ＷＡ（Ｉ）は信号
ＷＡへまたはＳ（０）としてＯＲされ、これはＳＴ
（１）のための「アップ」または右シフト入力となる。
これによりアップまたは右シフト動作で段ＥＳＰの出力
をＳＴ（１）にラップアラウンドする。いずれにして
も、１つの位相シフト遅延経路がイネーブルされること
を確実にするために出力Ｓ（１）ないしＳ（Ｎ）のすべ
てにおいてたった１つの「１」が許容される。ＥＳＰ段
ＳＴ（Ｋ）の右側の出力には「１」は存在すべきではな
い。
【００１５】図７は図６のレジスタ段６２および６３の
好ましい実施例を示す。レジスタ段６２はより単純なレ
ジスタの１つであり、段ＳＴ（１）ないしＳＴ（Ｊ−
１）のために用いられる。ＵＰＤＮ８９が「１」である
かまたは「０」であるかに依存して、ｍｕｘ６１２′は
ライン６２５′上で左の（前の）段の出力から、または
ライン６１１′上で右の（次の）段の出力から入力を選
択する。ゲートされたクロックＣＬＫ１６″が到着する
と、「アップ」または「ダウン」シフトが実行される。
レジスタ段６３は図６の段ＳＴ（Ｊ）ないしＳＴ（Ｎ）
のために用いられる組合わせロジックを用いるタイプの
レジスタである。レジスタ段６３はレジスタ６２と同じ
であるが、レジスタ機能６２にロジックブロック６１４
を加えたものである。ライン６１３上のｍｕｘ６１２の
出力は、ライン８９上の制御ＵＰＤＮに依存して、ライ
ン６２５上で前の段Ｓ（Ｉ−１）から、またはライン６
１１上で次の段Ｓ（Ｉ＋１）からのいずれかから入力を
選択する。図７の論理回路への他の入力は、その両方と
もライン６１７上の現在の段Ｃ（Ｉ）かつライン６１６
上の前の段のためである、図１および図６の位相シフト
範囲キャリブレータ７０からの入力７９と、ライン６０
６上の段１のＳ（１）からの入力とである。ロジックの
関数は、図８Ａの等式およびその関数についての図８Ｂ
の真偽表を参照するとさらに理解が容易となる。各レジ
スタ装置ＳＴ（Ｉ）については、２つの出力Ｓ（Ｉ）お
よびＷＡ（Ｉ）がある。Ｓ（Ｉ）は図２のデジタル調整
可能遅延５０へ対応するデジタル制御入力６８を与え
る。ＷＡ（Ｉ）６０８は段１のＳＴ（１）へのフィード
バック信号である。図８Ｂに示される真偽表において、
行７０１ないし７０４′はいつ「アップ」シフトが必要
となるか（ＵＰＤＮ＝１）を示し、一方、行７０５ない
し７−８はいつ「ダウン」シフトが必要となるかを示
す。行７０１および７０２において、Ｃ（Ｉ）は「０」
であり、段ＳＴ（Ｉ）がＥＳＰ段ではなくそのため通常
のシフトが行なわれるということを意味する。前の段Ｓ
（Ｉ−１）のステータスはＤフリップフロップＤ（Ｉ）
のＤ入力へ転送され、ＣＬＫ１６″のクロッキングエッ
ジが到着するとＳ（Ｉ）へラッチされ、一方段ＳＴ
（１）への入力、つまりＷＡ（Ｉ）は常に「０」であ
る。行７０３および７０４はＳＴ（Ｉ）がＥＳＰ段（Ｉ
＝Ｋ、Ｃ（Ｉ）＝１）か、またはその段から信号が既に
３６０度位相シフトされている最終段である状況につい
てである。行７０３において、もし前の段の出力が
「０」ならば、ＷＡ（Ｉ）は「０」であるため「０」は
ＳＴ（１）へラップアラウンドされる。行７０４におい
て前の段は「１」であり、一方現在の段はＥＳＰ（Ｃ
（Ｉ）＝Ｃ（Ｋ）＝１）であり、段ＳＴ（Ｉ＋１）を移
動させるためではなく第１の段ＳＴ（１）を移動させる
ために「１」が許容される。ＣＬＫ１６″の次のクロッ
キングエッジに基づいて、Ｓ（Ｉ＋１）を「０」にする
ことによりここでラップアラウンドが行なわれる。これ
は行７０４′で見ることができ、Ｃ（Ｉ−１）＝１であ
るため現在の段はＥＳＰの次の段である。サイクルｎの
間、もしＥＳＰ段が「１」（Ｓ（Ｉ−１）n ＝１）なら
ば、次のサイクル（Ｎ＋１）について現在の段はなお
「０」（Ｓ（Ｉ） n+1 ＝０）に設定され、「１」がＥＳ
Ｐを超えてシフトされるのを防ぐ。一方、サイクルｎの
ＣＬＫ１６″のクロッキングエッジにおいて、ＷＡ
（Ｉ）n およびＳ（Ｉ）n の両方は「１」（行７０４）
に設定されており、これはつまりサイクル（ｎ＋１）の
クロッキングエッジが到着するとＳ（１）が「１」に設
定されるということであり、こうして段１またはＳ
（１）へのＥＳＰの「１」の「ラップアラウンド」を完
了する。行７０５ないし７０８は「ダウン」シフト動作
（ＵＰＤＮ＝０）のためである。行７０５および７０６
は左またはダウンシフト動作であるという点以外は行７
０１および７０２の場合と同様である。行７０７および
７０８はＳＴ（Ｉ）がＥＳＰ段またはＩ＝Ｋの状況であ
る。このとき段ＳＴ（１）中に存在するものは何であれ
ＳＴ（Ｉ）（Ｉ＝Ｋ）へ「ラップアラウンド」される。
ＷＡ（Ｉ）はこれらはダウンシフト動作であるために
「ドントケア」である。Ｓ（Ｉ）およびＷＡ（Ｉ）につ
いての等式が図８Ａとしての真偽表の上に示される。パ
ワーアップ時に「１」であるＳＴ（１）以外のすべての
段は「０」であるようにリセットが行なわれ、そのため
最小の位相シフトが選択される。一方、位相範囲キャリ
ブレータはＣ（Ｊ）を「１」にリセットしその他のもの
を「０」にするため段Ｊは開始ＥＳＰである。ＥＳＰは
位相範囲キャリブレータが一定の回数の較正サイクルを
完了した後にその正確な位置へ移動して「上がる」とさ
れ、その位置で較正準備またはＩＮ−ＲＡＮＧＥ信号Ｉ
ＲＧが発生して図１Ａの回転位相シフト制御ブロック６
０へ送られ位相調整プロセスを開始する。遅延経路選択
のためのＵＰＤＮ信号は開始時にアップシフトを選ぶべ
きであり、これにより出力Ｓ（Ｉ）で「１」が「上へ」
移動する。いずれにしても、ＥＳＰを超える出力では
「１」は全く許容されない。等式（Ａ）は段１ないし段
Ｊ−１についてであり、一方等式（Ｂ）および（Ｃ）は
段Ｊないし段Ｎについてである。従来の組合わせ回路設
計方法またはロジックシンセサイザを用いることにより
容易に回路実現を達成することが可能である。
【００１６】本発明は好ましい実施例に関連して説明さ
れてきた。しかしながら、本発明はこれらの実施例に限
定されるとは意図せず、本発明の範囲は前掲の特許請求
の範囲によって決定されるべきである。
【図面の簡単な説明】
【図１】Ａは本発明の全デジタル２方向３６０度位相回
転シフターのブロック図であり、ＢはＡの典型的な入力
および出力信号の波形図である。
【図２】デジタル的に調整可能な遅延の一実施例のブロ
ック図である。
【図３】図２の回路のタイミング図である。
【図４】位相シフト範囲キャリブレータのブロック図で
ある。
【図５】位相比較器のブロック図である。
【図６】回転位相シフト制御の一実施例のブロック図で
ある。
【図７】図６のレジスタ段のための好ましい回路図であ
る。
【図８】図６のブロック図のための真偽表である。
【符号の説明】
５０ デジタル調整可能遅延 ６０ 回転位相シフト制御 ７０ 位相シフト範囲キャリブレータ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 無限に長い遅延ラインをシミュレートす
    ることにより継続的に調整可能な増大するまたは減少す
    る位相を与えるための、デジタル的に制御された位相シ
    フト方法であって、 ＥＳＰ（終端段ポインタ）と呼ばれる遅延ライン中の物
    理的な位置を識別することにより前記遅延ラインを較正
    するステップを含み、この物理的位置は前記遅延ライン
    を横切る信号が、前記遅延ライン中への第１のポイント
    での前記信号の位相に関して前記信号のサイクルを３６
    ０度だけ位相シフトされる正確な場所であり、さらに前
    記遅延ラインを介して横切る入力信号が前記ＥＳＰにい
    つ到着するかを確認するための検出器を動作中に与える
    ステップと、 高速位置セレクタに与えられるコードに応答して、前記
    遅延ライン中の選択可能な中間位置を前記遅延ラインの
    出力へ接続するステップと、 前記遅延ラインがＥＳＰが効果的に第１の段に接続され
    る回転リングとして継続的に構成されるように前記コー
    ドを変化させるステップとを含む、方法。
  2. 【請求項２】 選択可能な中間増大遅延経路位置を接続
    するステップは、 前記遅延出力に与えられるセレクタコードと選択された
    遅延位置との間に１対１の関係を有する前記セレクタコ
    ードで前記高速位置セレクタを制御するステップを含
    み、さらに前記セレクタコードは選択可能な位置ごとに
    １ビットを有する２進言語である、請求項１に記載の方
    法。
  3. 【請求項３】 前記高速位置セレクタはＭＵＸである、
    請求項２に記載の方法。
  4. 【請求項４】 前記コードを変化させる前記ステップ
    は、可変数の段を有する２方向シフトレジスタ中の段の
    数を変化させることを含み、さらに各段は前記コードの
    １ビットを表わす出力を有する、請求項３に記載の方
    法。
  5. 【請求項５】 ２方向シフトレジスタ中の段の数を変化
    させるステップは、終端段が前記ＥＳＰに対応するよう
    に制御される、請求項４に記載の方法。
  6. 【請求項６】 入力信号の位相シフトされたレプリカを
    与えるためのデジタル的に制御可能な継続的に可変長の
    遅延ライン位相シフタ回路であって、 ＭＵＸ信号セレクタと、 前記入力信号を受信するための遅延回路とを含み、前記
    遅延回路は直列接続された複数個の単位遅延素子と、複
    数個の前記単位遅延入力および前記ＭＵＸ信号セレクタ
    へ接続する複数個のタップとを含み、前記遅延単位素子
    の各々は入力端子および出力端子を有し、さらに前記遅
    延回路において３６０度終端段位置（ＥＳＰ）を決定す
    るための手段と、 前記ＭＵＸが前記ＭＵＸを介して単位遅延入力のうちの
    選択された１つで信号を通過させるようにデジタルコマ
    ンドに応答して前記ＭＵＸ信号セレクタを制御するため
    の手段とを含み、前記ＭＵＸ信号セレクタを制御するた
    めの前記手段は、前記遅延回路に遅延を増大させるよう
    に選択され得る後期の段がさらにあったとしても、遅延
    ラインを横切る前記信号が前記ＥＳＰに達し、より多く
    の遅延が要求された後に前記ＭＵＸに初期の単位遅延素
    子段出力を選択させるための手段を含み、それにより遅
    延回路は前記ＥＳＰでラップアラウンドされて一定のス
    テップで継続的位相調整を可能にする、回路。
  7. 【請求項７】 前記ＭＵＸが予め定められた後期の段に
    達した後に前記ＭＵＸに初期の段を選択させるための前
    記手段は、どのタップで前記入力信号が３６０度だけ位
    相シフトされるかを決定することにより前記ＥＳＰを確
    立する手段を含む、請求項６に記載の位相シフタ回路。
  8. 【請求項８】 前記ＥＳＰを確立するための前記手段
    は、位相比較器を含む位相シフト範囲キャリブレータを
    含み、前記位相比較器は１対の遅延回路を有し、前記１
    対の遅延回路は前記入力信号を受信するための前記遅延
    回路と同一である、請求項７に記載の位相シフタ。
  9. 【請求項９】 前記ＭＵＸ信号セレクタを制御するため
    の前記手段は、回転位相シフト制御を含み、前記回転位
    相シフト制御はアップおよびダウンコマンド信号に応答
    して前記ＭＵＸ信号セレクタに後期の単位遅延素子およ
    び初期の単位遅延素子からそれぞれ出力を選択させる、
    請求項８に記載の位相シフタ。
  10. 【請求項１０】 前記回転位相シフト制御はデジタルコ
    ード言語を前記ＭＵＸに与えることにより前記遅延回路
    を制御するための手段を含む、請求項９に記載の位相シ
    フタ。
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