JPH0629738A - 発振回路 - Google Patents
発振回路Info
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- JPH0629738A JPH0629738A JP4181287A JP18128792A JPH0629738A JP H0629738 A JPH0629738 A JP H0629738A JP 4181287 A JP4181287 A JP 4181287A JP 18128792 A JP18128792 A JP 18128792A JP H0629738 A JPH0629738 A JP H0629738A
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- JP
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- oscillation
- circuit
- clocked inverter
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】 文字画像表示装置における表示文字の横方向
の乱れを防止する。 【構成】 発振停止時の微小発振を止めるため、発振素
子３の入力をＭＯＳ ＦＥＴ１１により電源（ＶDD又は
ＶSS）にショートすることにより、確実に発振を停止さ
せる。また、バイアス回路１，２により発振始動時のク
ロック抜けを防止して安定した発振波形を得て、表示文
字の横方向の乱れを防止する。
の乱れを防止する。 【構成】 発振停止時の微小発振を止めるため、発振素
子３の入力をＭＯＳ ＦＥＴ１１により電源（ＶDD又は
ＶSS）にショートすることにより、確実に発振を停止さ
せる。また、バイアス回路１，２により発振始動時のク
ロック抜けを防止して安定した発振波形を得て、表示文
字の横方向の乱れを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、発振回路に関し、特に
テレビジョンやＶＴＲにおける文字や映像の表示に使用
される発振回路に関する。
テレビジョンやＶＴＲにおける文字や映像の表示に使用
される発振回路に関する。
【０００２】
【従来の技術】図３は、従来の発振回路を示す回路図で
ある。この発振回路は、例えばオンスクリーン装置（文
字画像を表示するための装置）において、文字表示の水
平方向のタイミングをとるために用いられるＬＣ発振回
路である。この発振回路は、バイアス回路１と２と、発
振素子３とを有している。
ある。この発振回路は、例えばオンスクリーン装置（文
字画像を表示するための装置）において、文字表示の水
平方向のタイミングをとるために用いられるＬＣ発振回
路である。この発振回路は、バイアス回路１と２と、発
振素子３とを有している。
【０００３】そして、各バイアス回路１，２は、ＭＯＳ
ＦＥＴ１ａ，１ｂ，１ｃ，１ｄと２ａ，２ｂ，２ｃ，
２ｄとを含んでいる。また発振素子３は、クロックドイ
ンバータ３ａと、インバータ３ｂとを含んでいる。
ＦＥＴ１ａ，１ｂ，１ｃ，１ｄと２ａ，２ｂ，２ｃ，
２ｄとを含んでいる。また発振素子３は、クロックドイ
ンバータ３ａと、インバータ３ｂとを含んでいる。
【０００４】クロックドインバータ３ａの入力側は、容
量６ａを介して接地されており、さらに、その入力側に
は、ＭＯＳ ＦＥＴ１ａのドレインとゲート，ＭＯＳ
ＦＥＴ１ｃのドレインとゲート，インダクタンス５の一
端がそれぞれ接続されている。
量６ａを介して接地されており、さらに、その入力側に
は、ＭＯＳ ＦＥＴ１ａのドレインとゲート，ＭＯＳ
ＦＥＴ１ｃのドレインとゲート，インダクタンス５の一
端がそれぞれ接続されている。
【０００５】また、クロックドインバータ３ａの出力側
は、容量６ｂを介して接地されており、さらに、その出
力側には、インダクタンス５の他端，ＭＯＳ ＦＥＴ２
ｂのドレインとゲート，ＭＯＳ ＦＥＴ２ｃのドレイン
とゲートがそれぞれ接続されている。
は、容量６ｂを介して接地されており、さらに、その出
力側には、インダクタンス５の他端，ＭＯＳ ＦＥＴ２
ｂのドレインとゲート，ＭＯＳ ＦＥＴ２ｃのドレイン
とゲートがそれぞれ接続されている。
【０００６】またＭＯＳ ＦＥＴ１ａとＭＯＳ ＦＥＴ
２ａのソースは電源ＶDDに接地され、ＭＯＳ ＦＥＴ１
ａのドレインとＭＯＳ ＦＥＴ１ｂのソースとが接続さ
れ、ＭＯＳ ＦＥＴ１ｃのソースとＭＯＳ ＦＥＴ１ｄ
のドレインとが接続され、ＭＯＳＦＥＴ２ａのドレイン
とＭＯＳ ＦＥＴ２ｂのソースとが接続され、ＭＯＳＦ
ＥＴ２ｃのソースとＭＯＳ ＦＥＴ２ｄのドレインとが
接続され、ＭＯＳ ＦＥＴ１ｄとＭＯＳ ＦＥＴ２ｄの
ソースがグランドに接続されている。
２ａのソースは電源ＶDDに接地され、ＭＯＳ ＦＥＴ１
ａのドレインとＭＯＳ ＦＥＴ１ｂのソースとが接続さ
れ、ＭＯＳ ＦＥＴ１ｃのソースとＭＯＳ ＦＥＴ１ｄ
のドレインとが接続され、ＭＯＳＦＥＴ２ａのドレイン
とＭＯＳ ＦＥＴ２ｂのソースとが接続され、ＭＯＳＦ
ＥＴ２ｃのソースとＭＯＳ ＦＥＴ２ｄのドレインとが
接続され、ＭＯＳ ＦＥＴ１ｄとＭＯＳ ＦＥＴ２ｄの
ソースがグランドに接続されている。
【０００７】また、ＮＯＲ９の入力側には、発振制御端
子７と発振制御端子８とが接続され、ＯＲ４の入力側に
は、ＮＯＲ９の出力側と発振制御端子８とが接続されて
いる。また、ＮＯＲ９は、インバータ３ｂ，３ｃの入力
側と、クロックドインバータ３ａの正動作制御端子に接
続され、インバータ３ｂの出力側は、クロックドインバ
ータ３ａの負動作制御端子に接続され、インバータ３ｃ
の出力側は、ＭＯＳＦＥＴ１ｄ，２ｄのゲートに接続さ
れている。また、ＯＲ４の出力側は、ＭＯＳＦＥＴ１
ａ，２ａのゲートに接続されている。
子７と発振制御端子８とが接続され、ＯＲ４の入力側に
は、ＮＯＲ９の出力側と発振制御端子８とが接続されて
いる。また、ＮＯＲ９は、インバータ３ｂ，３ｃの入力
側と、クロックドインバータ３ａの正動作制御端子に接
続され、インバータ３ｂの出力側は、クロックドインバ
ータ３ａの負動作制御端子に接続され、インバータ３ｃ
の出力側は、ＭＯＳＦＥＴ１ｄ，２ｄのゲートに接続さ
れている。また、ＯＲ４の出力側は、ＭＯＳＦＥＴ１
ａ，２ａのゲートに接続されている。
【０００８】次に動作について説明する。発振制御端子
７に入力した発振制御信号がハイレベル（Ｈ）であると
き、ＯＲ４の出力はロウレベルとなり、それを受けてク
ロックドインバータ３ａの正動作制御端子はロウレベル
（Ｌ）となり、インバータ１を介してクロックドインバ
ータ３ａの負動作制御端子は、インバータ１を介してＯ
Ｒ４の出力が入力するため、ハイレベル（Ｈ）となり、
クロックドインバータ３ａは、発振動作を停止する。
７に入力した発振制御信号がハイレベル（Ｈ）であると
き、ＯＲ４の出力はロウレベルとなり、それを受けてク
ロックドインバータ３ａの正動作制御端子はロウレベル
（Ｌ）となり、インバータ１を介してクロックドインバ
ータ３ａの負動作制御端子は、インバータ１を介してＯ
Ｒ４の出力が入力するため、ハイレベル（Ｈ）となり、
クロックドインバータ３ａは、発振動作を停止する。
【０００９】これと同時にインバータ３ｃの出力はハイ
レベル（Ｈ）となることにより、ＭＯＳ ＦＥＴ１ｄ，
２ｄがオン状態となり、ＯＲ４の出力はロウレベルとな
ることにより、ＭＯＳ ＦＥＴ１ａ，２ｄがオン状態と
なってバイアス回路１，２が動作し、これによりクロッ
クドインバータ３ａの入力，出力端が所定値（例えばＶ
DD／２）にバイアスされる。
レベル（Ｈ）となることにより、ＭＯＳ ＦＥＴ１ｄ，
２ｄがオン状態となり、ＯＲ４の出力はロウレベルとな
ることにより、ＭＯＳ ＦＥＴ１ａ，２ｄがオン状態と
なってバイアス回路１，２が動作し、これによりクロッ
クドインバータ３ａの入力，出力端が所定値（例えばＶ
DD／２）にバイアスされる。
【００１０】発振制御端子７に入力する発振制御信号を
ロウレベル（Ｌ）にすると、各信号は、上述した発振停
止時の反転状態となり、バイアス回路１，２が動作を停
止し、クロックドインバータ３ａが動作して発振を開始
する。このときクロックドインバータ３ａの入力，出力
端がバイアスされていたことにより、クロックドインバ
ータ３ａの入力が反転すると、これに応答して、出力が
確実に反転し、発振起動時のクロック抜け（入力に応答
して、出力が反転しない現象）が防止される。
ロウレベル（Ｌ）にすると、各信号は、上述した発振停
止時の反転状態となり、バイアス回路１，２が動作を停
止し、クロックドインバータ３ａが動作して発振を開始
する。このときクロックドインバータ３ａの入力，出力
端がバイアスされていたことにより、クロックドインバ
ータ３ａの入力が反転すると、これに応答して、出力が
確実に反転し、発振起動時のクロック抜け（入力に応答
して、出力が反転しない現象）が防止される。
【００１１】仮にクロック抜けが発生すると、画面上で
表示文字の横方向の乱れが生じる。発振制御端子８に入
力する信号は、システムコントローラより強制的に発振
を止めるためのハイレベルの発振制御信号であり、長時
間発振を停止する場合に入力する。この信号をハイレベ
ル（Ｈ）にして発振を止める場合は、発振制御端子７の
信号をハイレベル（Ｈ）にして止める場合と異なり、Ｏ
Ｒ４の出力がハイレベル（Ｈ）になり、ＭＯＳ ＦＥＴ
１ｄ，２ｄがオフ状態となってバイアス回路１，２が動
作を停止する点にある。このようにバイアス回路を不動
作にすれば、バイアス電流が流れず、消費電流を抑える
ことができ、電池で動作する機器の場合、長時間使用で
きる。
表示文字の横方向の乱れが生じる。発振制御端子８に入
力する信号は、システムコントローラより強制的に発振
を止めるためのハイレベルの発振制御信号であり、長時
間発振を停止する場合に入力する。この信号をハイレベ
ル（Ｈ）にして発振を止める場合は、発振制御端子７の
信号をハイレベル（Ｈ）にして止める場合と異なり、Ｏ
Ｒ４の出力がハイレベル（Ｈ）になり、ＭＯＳ ＦＥＴ
１ｄ，２ｄがオフ状態となってバイアス回路１，２が動
作を停止する点にある。このようにバイアス回路を不動
作にすれば、バイアス電流が流れず、消費電流を抑える
ことができ、電池で動作する機器の場合、長時間使用で
きる。
【００１２】また、発振制御端子７には、通常の発振停
止信号（水平同期信号の入力期間において、発振を止め
るためのハイレベル信号）が入力され、発振制御端子８
には、強制の発振停止信号（システムコントローラから
出力される、ハイレベル信号で画面が完全に映像表示に
切り換り、文字表示を長時間にわたって行わない場合に
出力される）が入力される。
止信号（水平同期信号の入力期間において、発振を止め
るためのハイレベル信号）が入力され、発振制御端子８
には、強制の発振停止信号（システムコントローラから
出力される、ハイレベル信号で画面が完全に映像表示に
切り換り、文字表示を長時間にわたって行わない場合に
出力される）が入力される。
【００１３】
【発明が解決しようとする課題】上述した従来の発振回
路は、発振始動時のクロック抜けを防止し、画面の表示
文字の横方向の乱れを低減できる。発振の停止方法は、
発振段のクロックドインバータの動作を止めて発振を停
止させ、かつ、入力，出力端を所定電位にバイアスさせ
るが、所定電位であると、電源（ＶDD）からのインピー
ダンスが高く、微小発振が残ってしまう。
路は、発振始動時のクロック抜けを防止し、画面の表示
文字の横方向の乱れを低減できる。発振の停止方法は、
発振段のクロックドインバータの動作を止めて発振を停
止させ、かつ、入力，出力端を所定電位にバイアスさせ
るが、所定電位であると、電源（ＶDD）からのインピー
ダンスが高く、微小発振が残ってしまう。
【００１４】この微小発振が残っていると、次の発振始
動時，前の発振の位相で発振するため、始動タイミング
と実発振とで位相差が生じてしまい、画面上での表示文
字の横方向の乱れが生じるという問題があった。
動時，前の発振の位相で発振するため、始動タイミング
と実発振とで位相差が生じてしまい、画面上での表示文
字の横方向の乱れが生じるという問題があった。
【００１５】この問題は、テレビジョン，ＶＴＲ回路の
ディジタル化に伴い、発振停止期間を短く（５μｓを１
μｓに短縮）する必要がでてきたため、顕著になった。
ディジタル化に伴い、発振停止期間を短く（５μｓを１
μｓに短縮）する必要がでてきたため、顕著になった。
【００１６】本発明の目的は、発振停止期間を短縮した
発振回路を提供することにある。
発振回路を提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る発振回路は、発振素子と、スイッチ素
子と、バイアス回路と、制御回路とを有する発振回路で
あって、発振素子は、所望の周波数で発振動作を行うも
のであり、スイッチ素子は、発振素子の入力端を電源電
位にショートするものであり、バイアス回路は、発振停
止時に発振素子の入出力端を所定電位にバイアスするも
のであり、制御回路は、発振素子，スイッチ素子，バイ
アス回路の動作を制御するものである。
め、本発明に係る発振回路は、発振素子と、スイッチ素
子と、バイアス回路と、制御回路とを有する発振回路で
あって、発振素子は、所望の周波数で発振動作を行うも
のであり、スイッチ素子は、発振素子の入力端を電源電
位にショートするものであり、バイアス回路は、発振停
止時に発振素子の入出力端を所定電位にバイアスするも
のであり、制御回路は、発振素子，スイッチ素子，バイ
アス回路の動作を制御するものである。
【００１８】また、前記スイッチ素子は、前記発振素子
の入力端及び出力端を電源電位にショートするものであ
る。
の入力端及び出力端を電源電位にショートするものであ
る。
【００１９】
【作用】発振素子の入力端を電源電位にショートするこ
とにより、その発振を短時間で確実に停止させる。これ
により、発振開始タイミングと実発振との位相差をなく
し、画面上における表示文字の乱れをなくす。
とにより、その発振を短時間で確実に停止させる。これ
により、発振開始タイミングと実発振との位相差をなく
し、画面上における表示文字の乱れをなくす。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例を示す回路図で
ある。図２は、タイミングチャートである。
て説明する。図１は、本発明の一実施例を示す回路図で
ある。図２は、タイミングチャートである。
【００２１】図１において、本発明の発振回路は、バイ
アス回路１と２と、発振素子３と、ショート用のスイッ
チング素子１１と、制御回路１０とを有している。
アス回路１と２と、発振素子３と、ショート用のスイッ
チング素子１１と、制御回路１０とを有している。
【００２２】バイアス回路１と２とは、ＭＯＳ ＦＥＴ
１ａ，１ｂ，１ｃ，１ｄと、２ａ，２ｂ，２ｃ，２ｄと
を有している。発振素子３は、クロックドインバータ３
ａとインバータ３ｂとを有している。
１ａ，１ｂ，１ｃ，１ｄと、２ａ，２ｂ，２ｃ，２ｄと
を有している。発振素子３は、クロックドインバータ３
ａとインバータ３ｂとを有している。
【００２３】クロックドインバータ３ａの入力側は、容
量６ａを介して接地されており、さらにその入力側に
は、インダクタンス５の一端と、スイッチング素子１１
とが接続されている。
量６ａを介して接地されており、さらにその入力側に
は、インダクタンス５の一端と、スイッチング素子１１
とが接続されている。
【００２４】スイッチング素子１１は、ＭＯＳ ＦＥＴ
から構成されており、ＭＯＳ ＦＥＴ１１は、ドレイン
がクロックドインバータ３ａの入力側に接続され、ソー
スが接地されている。
から構成されており、ＭＯＳ ＦＥＴ１１は、ドレイン
がクロックドインバータ３ａの入力側に接続され、ソー
スが接地されている。
【００２５】クロックドインバータ３ａの出力側は、容
量６ｂを介して接地され、さらにその出力側には、イン
ダクタンス５の他端とＭＯＳ ＦＥＴ２ｂ，２ｃのドレ
イン，ゲートとが接続されている。またＭＯＳ ＦＥＴ
１ａのドレインとＭＯＳ ＦＥＴ１ｂのソースとが接続
され、ＭＯＳ ＦＥＴ１ｃのソースとＭＯＳ ＦＥＴ１
ｄのドレインとが接続され、ＭＯＳ ＦＥＴ２ａのドレ
インとＭＯＳ ＦＥＴ２ｂのソースとが接続され、ＭＯ
Ｓ ＦＥＴ２ｃのソースとＭＯＳ ＦＥＴ２ｄのドレイ
ンとが接続され、ＭＯＳ ＦＥＴ１ａ，２ａのソースが
電源（ＶDD）に接続され、ＭＯＳ ＦＥＴ１ｄ，２ｄの
ソースがグランドに接続されている。
量６ｂを介して接地され、さらにその出力側には、イン
ダクタンス５の他端とＭＯＳ ＦＥＴ２ｂ，２ｃのドレ
イン，ゲートとが接続されている。またＭＯＳ ＦＥＴ
１ａのドレインとＭＯＳ ＦＥＴ１ｂのソースとが接続
され、ＭＯＳ ＦＥＴ１ｃのソースとＭＯＳ ＦＥＴ１
ｄのドレインとが接続され、ＭＯＳ ＦＥＴ２ａのドレ
インとＭＯＳ ＦＥＴ２ｂのソースとが接続され、ＭＯ
Ｓ ＦＥＴ２ｃのソースとＭＯＳ ＦＥＴ２ｄのドレイ
ンとが接続され、ＭＯＳ ＦＥＴ１ａ，２ａのソースが
電源（ＶDD）に接続され、ＭＯＳ ＦＥＴ１ｄ，２ｄの
ソースがグランドに接続されている。
【００２６】制御回路１０の入力側には、発振制御端子
７と８とが接続されている。
７と８とが接続されている。
【００２７】制御回路１０の出力端子１は、ＭＯＳ Ｆ
ＥＴ１ｄ，２ｄのゲートに接続されている。制御回路１
０の出力端子２は、ＭＯＳ ＦＥＴ１ａ，２ａのゲート
に接続されている。制御回路１０の出力端子３は、イン
バータ３ｂの入力側と、クロックドインバータ３ａの正
制御端子に接続されており、インバータ３ｂの出力側は
クロックドインバータ３ａの負制御端子に接続されてお
り、制御回路１０の出力端子４は、ＭＯＳ ＦＥＴ１１
のゲートに接続されている。
ＥＴ１ｄ，２ｄのゲートに接続されている。制御回路１
０の出力端子２は、ＭＯＳ ＦＥＴ１ａ，２ａのゲート
に接続されている。制御回路１０の出力端子３は、イン
バータ３ｂの入力側と、クロックドインバータ３ａの正
制御端子に接続されており、インバータ３ｂの出力側は
クロックドインバータ３ａの負制御端子に接続されてお
り、制御回路１０の出力端子４は、ＭＯＳ ＦＥＴ１１
のゲートに接続されている。
【００２８】次に動作について図２のタイミングチャー
トを参照して説明する。まずシステムコントローラから
発振制御端子８に入力する発振制御信号をハイレベル
（Ｈ）にしたとき、制御回路１０からクロックドインバ
ータ３ａに向けて出力される制御信号１０４はロウレベ
ル（Ｌ）となり、発振素子３の発振を停止させる。ま
た、バイアス回路正制御信号１０３がハイレベル（Ｈ）
となり、ＭＯＳ ＦＥＴ１ｄ，２ｄをオン動作にし、ク
ロックドインバータ３ａの入，出力をロウレベル（Ｌ）
にバイアスする。バイアス回路負信号１０５はハイレベ
ルにされ、ＭＯＳＦＥＴ１ａ，２ａをＯＦＦ状態として
バイアス回路１，２を動作させず、バイアス電流が流れ
ないようにする。
トを参照して説明する。まずシステムコントローラから
発振制御端子８に入力する発振制御信号をハイレベル
（Ｈ）にしたとき、制御回路１０からクロックドインバ
ータ３ａに向けて出力される制御信号１０４はロウレベ
ル（Ｌ）となり、発振素子３の発振を停止させる。ま
た、バイアス回路正制御信号１０３がハイレベル（Ｈ）
となり、ＭＯＳ ＦＥＴ１ｄ，２ｄをオン動作にし、ク
ロックドインバータ３ａの入，出力をロウレベル（Ｌ）
にバイアスする。バイアス回路負信号１０５はハイレベ
ルにされ、ＭＯＳＦＥＴ１ａ，２ａをＯＦＦ状態として
バイアス回路１，２を動作させず、バイアス電流が流れ
ないようにする。
【００２９】以上の動作は、長時間発振を停止させる場
合である。
合である。
【００３０】次に上述した発振停止状態から発振開始す
る動作について述べる。この動作は、発振制御端子７に
入力する発振制御信号がハイレベルになったときと同じ
である。まず、クロックドインバータ制御信号１０４を
ロウレベルとし、クロックドインバータの動作を停止さ
せる。また強制発振停止信号１０６をハイレベルとし、
ＭＯＳ ＦＥＴ１１をオン状態にして、クロックドイン
バータ３ａの入力をグランドに接地することにより、微
小発振が残らないよう確実に発振を停止させる。
る動作について述べる。この動作は、発振制御端子７に
入力する発振制御信号がハイレベルになったときと同じ
である。まず、クロックドインバータ制御信号１０４を
ロウレベルとし、クロックドインバータの動作を停止さ
せる。また強制発振停止信号１０６をハイレベルとし、
ＭＯＳ ＦＥＴ１１をオン状態にして、クロックドイン
バータ３ａの入力をグランドに接地することにより、微
小発振が残らないよう確実に発振を停止させる。
【００３１】次にバイアス回路を動作させるために、バ
イアス回路負制御信号１０５をロウレベルとする。また
バイアス回路からＭＯＳ ＦＥＴ１１を通して流れる電
流を防ぐために、強制発振停止信号１０６をロウレベル
とし、ＭＯＳ ＦＥＴ１１をオフ状態にする。
イアス回路負制御信号１０５をロウレベルとする。また
バイアス回路からＭＯＳ ＦＥＴ１１を通して流れる電
流を防ぐために、強制発振停止信号１０６をロウレベル
とし、ＭＯＳ ＦＥＴ１１をオフ状態にする。
【００３２】発振開始タイミングでバイアス回路正制御
信号１０３をロウレベル（Ｌ），バイアス回路負制御信
号１０５をハイレベル（Ｈ），クロックドインバータ制
御信号１０４をロウレベル（Ｌ）にそれぞれすることに
より、発振を開始させる。このとき微小発振が残ってい
ないため、そのタイミングで発振し、位相差を生じな
い。またバイアス回路を用いているため、クロック抜け
を起こさず、安定した発振波形が得られる。これによ
り、画面上における表示文字の横方向の乱れを無くすこ
とができる。
信号１０３をロウレベル（Ｌ），バイアス回路負制御信
号１０５をハイレベル（Ｈ），クロックドインバータ制
御信号１０４をロウレベル（Ｌ）にそれぞれすることに
より、発振を開始させる。このとき微小発振が残ってい
ないため、そのタイミングで発振し、位相差を生じな
い。またバイアス回路を用いているため、クロック抜け
を起こさず、安定した発振波形が得られる。これによ
り、画面上における表示文字の横方向の乱れを無くすこ
とができる。
【００３３】また上述した回路動作（図２のタイミング
チャート）をさせるための制御回路１０の一実施例を論
理回路で構成した場合について図３に示す。
チャート）をさせるための制御回路１０の一実施例を論
理回路で構成した場合について図３に示す。
【００３４】実施例による効果を高めるためには、クロ
ックドインバータ３ａの出力側にＭＯＳ ＦＥＴ１１と
同様なスイッチ素子を付加して、ＭＯＳ ＦＥＴ１１と
同一の信号で制御し、入力と同時に出力も電源とショー
トさせるようにしてもよい。
ックドインバータ３ａの出力側にＭＯＳ ＦＥＴ１１と
同様なスイッチ素子を付加して、ＭＯＳ ＦＥＴ１１と
同一の信号で制御し、入力と同時に出力も電源とショー
トさせるようにしてもよい。
【００３５】
【発明の効果】以上説明したように本発明は、発振素子
のクロックドインバータの入力を強制的に第一の電源
（ＶDD又はＶSS）とショートできるようにスイッチ素子
を設けることにより、短時間で確実に発振を停止させる
ことができる。これにより、発振開始タイミングと実発
振とに位相差を生じないため、画面上の表示文字の横方
向の乱れを無くすことができる。
のクロックドインバータの入力を強制的に第一の電源
（ＶDD又はＶSS）とショートできるようにスイッチ素子
を設けることにより、短時間で確実に発振を停止させる
ことができる。これにより、発振開始タイミングと実発
振とに位相差を生じないため、画面上の表示文字の横方
向の乱れを無くすことができる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の回路のタイミングチャートである。
【図３】図１の制御回路の一実施例を示す回路図であ
る。
る。
【図４】従来例を示す回路図である。
１，２ バイアス回路 １ａ，１ｂ，１ｃ，１ｄ，２ａ，２ｂ，２ｃ，２ｄ Ｍ
ＯＳ ＦＥＴ ３ 発振素子 ３ａ クロックドインバータ ３ｂ インバータ ４ ＯＲ回路（従来回路のみ） ５ インダクタンス ６ａ，６ｂ コンデンサ ７ 発振制御信号（通常の発振停止信号） ８ 発振制御信号（強制的な発振停止信号） ９ ＮＯＲ回路 １０ 制御回路（本発明のみ）
ＯＳ ＦＥＴ ３ 発振素子 ３ａ クロックドインバータ ３ｂ インバータ ４ ＯＲ回路（従来回路のみ） ５ インダクタンス ６ａ，６ｂ コンデンサ ７ 発振制御信号（通常の発振停止信号） ８ 発振制御信号（強制的な発振停止信号） ９ ＮＯＲ回路 １０ 制御回路（本発明のみ）
Claims (2)
- 【請求項１】 発振素子と、スイッチ素子と、バイアス
回路と、制御回路とを有する発振回路であって、 発振素子は、所望の周波数で発振動作を行うものであ
り、 スイッチ素子は、発振素子の入力端を電源電位にショー
トするものであり、 バイアス回路は、発振停止時に発振素子の入出力端を所
定電位にバイアスするものであり、 制御回路は、発振素子，スイッチ素子，バイアス回路の
動作を制御するものであることを特徴とする発振回路。 - 【請求項２】 前記スイッチ素子は、前記発振素子の入
力端及び出力端を電源電位にショートするものであるこ
とを特徴とする請求項１に記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18128792A JP3298931B2 (ja) | 1992-07-08 | 1992-07-08 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18128792A JP3298931B2 (ja) | 1992-07-08 | 1992-07-08 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629738A true JPH0629738A (ja) | 1994-02-04 |
| JP3298931B2 JP3298931B2 (ja) | 2002-07-08 |
Family
ID=16098055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18128792A Expired - Fee Related JP3298931B2 (ja) | 1992-07-08 | 1992-07-08 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298931B2 (ja) |
-
1992
- 1992-07-08 JP JP18128792A patent/JP3298931B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3298931B2 (ja) | 2002-07-08 |
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