JPH06295992A - 高容量キャパシタを含む半導体装置およびその製造方法 - Google Patents
高容量キャパシタを含む半導体装置およびその製造方法Info
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- JPH06295992A JPH06295992A JP4088220A JP8822092A JPH06295992A JP H06295992 A JPH06295992 A JP H06295992A JP 4088220 A JP4088220 A JP 4088220A JP 8822092 A JP8822092 A JP 8822092A JP H06295992 A JPH06295992 A JP H06295992A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
(57)【要約】
【構成】 半導体基板上に形成された伝導性構造物１
１、その上に形成されたピンホール１４を含む絶縁膜１
３および前記ピンホールを通じて成長された伝導性シリ
コン１５層を含む第１電極部、前記第１電極部上に形成
された第２電極部１８および前記第１電極部および第２
電極部の間に形成された誘電体膜１７で構成されたキャ
パシタを含む半導体装置、および半導体基板上に伝導性
構造物を形成し、その上にピンホールを含む絶縁膜を形
成させ、前記ピンホールを通じてシリコンを成長させ第
１電極部を形成し、前記シリコン層上に誘電体膜および
第２電極部を形成することを含む半導体装置の製造方
法。 【効果】 キャパシタ下部電極の厚さに影響されず多様
な形態を形成でき、信頼性はそのままに、その容量は従
来のものより1.5 倍以上増加できる。
１、その上に形成されたピンホール１４を含む絶縁膜１
３および前記ピンホールを通じて成長された伝導性シリ
コン１５層を含む第１電極部、前記第１電極部上に形成
された第２電極部１８および前記第１電極部および第２
電極部の間に形成された誘電体膜１７で構成されたキャ
パシタを含む半導体装置、および半導体基板上に伝導性
構造物を形成し、その上にピンホールを含む絶縁膜を形
成させ、前記ピンホールを通じてシリコンを成長させ第
１電極部を形成し、前記シリコン層上に誘電体膜および
第２電極部を形成することを含む半導体装置の製造方
法。 【効果】 キャパシタ下部電極の厚さに影響されず多様
な形態を形成でき、信頼性はそのままに、その容量は従
来のものより1.5 倍以上増加できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するものである。より具体的には、半導体
基板上に形成された高容量キャパシタを含む半導体装置
およびその製造方法に関するものである。
製造方法に関するものである。より具体的には、半導体
基板上に形成された高容量キャパシタを含む半導体装置
およびその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置に形成されている記憶装置と
して、一つのＭＯＳトランジスタと一つのＭＯＳキャパ
シタでメモリセルが構成されるダイナミックラム（以
下、ＤＲＡＭと称する）がある。このようなＤＲＡＭに
おいてはＭＯＳキャパシタに電荷が蓄積されているかい
ないかにより情報の記憶が行われる。また、ＭＯＳトラ
ンジスタを媒介しビットラインにＭＯＳキャパシタの電
荷を放出し、その電位変化を検出する方法により情報の
判読（Ｒｅａｄ Ｏｕｔ）を行う。
して、一つのＭＯＳトランジスタと一つのＭＯＳキャパ
シタでメモリセルが構成されるダイナミックラム（以
下、ＤＲＡＭと称する）がある。このようなＤＲＡＭに
おいてはＭＯＳキャパシタに電荷が蓄積されているかい
ないかにより情報の記憶が行われる。また、ＭＯＳトラ
ンジスタを媒介しビットラインにＭＯＳキャパシタの電
荷を放出し、その電位変化を検出する方法により情報の
判読（Ｒｅａｄ Ｏｕｔ）を行う。
【０００３】最近、半導体技術の進歩により、ＤＲＡＭ
の微細化と高集積化が急速に進行されている。ＤＲＡＭ
を高集積化するにおいて一番大きな問題は、メモリセル
の面積を小さくしながら容量が大きいキャパシタをどの
ように製造するかというところである。
の微細化と高集積化が急速に進行されている。ＤＲＡＭ
を高集積化するにおいて一番大きな問題は、メモリセル
の面積を小さくしながら容量が大きいキャパシタをどの
ように製造するかというところである。
【０００４】キャパシタの容量は、誘電体の誘電率と面
積に比例し、その厚さに反比例することが知られてい
る。したがって、キャパシタの容量を大きくするために
は、誘電体の厚さを薄くするか、誘電率の大きな誘電体
を用いるか、または誘電体の面積を大きくする必要があ
る。キャパシタの容量増大のための誘電体である絶縁膜
を薄くすることは、半導体装置の信頼性が減少するので
望ましくない。また、誘電体としてＴａ2 Ｏ5 膜のよう
な誘電率の大きな絶縁膜を用いる方法が提示されている
が、まだ実用化されていない。
積に比例し、その厚さに反比例することが知られてい
る。したがって、キャパシタの容量を大きくするために
は、誘電体の厚さを薄くするか、誘電率の大きな誘電体
を用いるか、または誘電体の面積を大きくする必要があ
る。キャパシタの容量増大のための誘電体である絶縁膜
を薄くすることは、半導体装置の信頼性が減少するので
望ましくない。また、誘電体としてＴａ2 Ｏ5 膜のよう
な誘電率の大きな絶縁膜を用いる方法が提示されている
が、まだ実用化されていない。
【０００５】したがって、キャパシタの容量を増大させ
るためにキャパシタの面積を増加させることが望まし
い。キャパシタの有効面積を増加させる方法に対しては
多くの研究が行われ、多数の方法が提案されている。
るためにキャパシタの面積を増加させることが望まし
い。キャパシタの有効面積を増加させる方法に対しては
多くの研究が行われ、多数の方法が提案されている。
【０００６】例えば、半導体基板をエッチングして設け
たトレンチにストレージ電極を持つキャパシタを形成す
るか、スタックキャパシタ構造を持つキャパシタを形成
する方法が提案されている。
たトレンチにストレージ電極を持つキャパシタを形成す
るか、スタックキャパシタ構造を持つキャパシタを形成
する方法が提案されている。
【０００７】また、最近では、セル面積を大きくするか
ストレージ電極を高めなくてもキャパシタ容量値を増大
させられる技術が提示されて大きな関心を引いている。
すなわち、文献「Extended Abstracts of the 22nd on
Solid Device and Materials, 1990, pp 869〜872(Yosh
io Hayashida et al.) and pp873〜876(H.Watanabe et
al.)」には、凸凹な（Ｕｎｅｖｅｎ）表面を持ったポリ
シリコン（多結晶シリコン）層でストレージ電極を形成
し、この様な凸凹によりストレージ電極表面積を増加さ
せる技術が開示されている。
ストレージ電極を高めなくてもキャパシタ容量値を増大
させられる技術が提示されて大きな関心を引いている。
すなわち、文献「Extended Abstracts of the 22nd on
Solid Device and Materials, 1990, pp 869〜872(Yosh
io Hayashida et al.) and pp873〜876(H.Watanabe et
al.)」には、凸凹な（Ｕｎｅｖｅｎ）表面を持ったポリ
シリコン（多結晶シリコン）層でストレージ電極を形成
し、この様な凸凹によりストレージ電極表面積を増加さ
せる技術が開示されている。
【０００８】図１は、この様な凸凹な電極表面を持った
スタック型キャパシタの断面を図示したものである。Wa
tanabe等の方法によるとシリコン基板１上に選択酸化法
によりフィールド酸化膜２を成長させた後、ゲート電極
３になる不純物がドープされた第１ポリシリコン層を形
成し、イオン注入を通じてソース領域４およびドレイン
領域５を形成し絶縁膜として酸化膜６を形成する。次に
キャパシタの第１電極になるストレージ電極７を形成す
るためにポリシリコンを低圧ＣＶＤ法により５５０℃の
温度で沈積し第１ポリシリコン層を形成する。この特定
温度５５０℃はシリコンが非晶質から多結晶構造に変わ
る遷移温度である。前記温度で沈積されたポリシリコン
の表面面積は他の温度で沈積されたものより約２倍程度
大きい。
スタック型キャパシタの断面を図示したものである。Wa
tanabe等の方法によるとシリコン基板１上に選択酸化法
によりフィールド酸化膜２を成長させた後、ゲート電極
３になる不純物がドープされた第１ポリシリコン層を形
成し、イオン注入を通じてソース領域４およびドレイン
領域５を形成し絶縁膜として酸化膜６を形成する。次に
キャパシタの第１電極になるストレージ電極７を形成す
るためにポリシリコンを低圧ＣＶＤ法により５５０℃の
温度で沈積し第１ポリシリコン層を形成する。この特定
温度５５０℃はシリコンが非晶質から多結晶構造に変わ
る遷移温度である。前記温度で沈積されたポリシリコン
の表面面積は他の温度で沈積されたものより約２倍程度
大きい。
【０００９】次に前記第１ポリシリコン層上にフォトレ
ジスト（図示せず）を塗布し、マスクを通じてこのフォ
トレジストを露光および現像し、フォトレジストパター
ンを形成する。次に、このフォトレジストパターンをエ
ッチングマスクにし、前記第１ポリシリコン層をエッチ
ングしてストレージ電極７を形成した後、フォトレジス
トパターンを除去する。その次に、前記ストレージ電極
７上に酸化膜／窒化膜の誘電体膜８を形成した後、前記
誘電体膜８上に、例えばポリシリコンを沈積し、第２ポ
リシリコン層を形成し、キャパシタの第２電極になるプ
レート電極９を形成する。
ジスト（図示せず）を塗布し、マスクを通じてこのフォ
トレジストを露光および現像し、フォトレジストパター
ンを形成する。次に、このフォトレジストパターンをエ
ッチングマスクにし、前記第１ポリシリコン層をエッチ
ングしてストレージ電極７を形成した後、フォトレジス
トパターンを除去する。その次に、前記ストレージ電極
７上に酸化膜／窒化膜の誘電体膜８を形成した後、前記
誘電体膜８上に、例えばポリシリコンを沈積し、第２ポ
リシリコン層を形成し、キャパシタの第２電極になるプ
レート電極９を形成する。
【００１０】前述の方法によると、スタック型キャパシ
タのストレージ電極に前記ポリシリコンを適用し、キャ
パシタ容量を２倍に増加させられる。また、Hayashida
等は５７５℃でポリシリコンを蒸着させストレージ電極
を形成したとき、他の通常的なポリシリコン電極と比較
してキャパシタ容量が１．５倍に増加することを教示し
ている。
タのストレージ電極に前記ポリシリコンを適用し、キャ
パシタ容量を２倍に増加させられる。また、Hayashida
等は５７５℃でポリシリコンを蒸着させストレージ電極
を形成したとき、他の通常的なポリシリコン電極と比較
してキャパシタ容量が１．５倍に増加することを教示し
ている。
【００１１】だが、前述の方法によるキャパシタの製造
においては、ポリシリコン蒸着時に厳密な温度調節が必
要となる。また、キャパシタストレージ電極のポリシリ
コン層の厚さが表面凸凹程度を調整する主要因子にな
り、したがって、多様なキャパシタ構造を製造しにく
い。それに、蒸着工程後の写真工程およびエッチング工
程を通じてパターニングをすることになるのでエッチン
グされた側壁には凸凹な表面がなくなるので、そのため
効果が減少することになる。
においては、ポリシリコン蒸着時に厳密な温度調節が必
要となる。また、キャパシタストレージ電極のポリシリ
コン層の厚さが表面凸凹程度を調整する主要因子にな
り、したがって、多様なキャパシタ構造を製造しにく
い。それに、蒸着工程後の写真工程およびエッチング工
程を通じてパターニングをすることになるのでエッチン
グされた側壁には凸凹な表面がなくなるので、そのため
効果が減少することになる。
【００１２】したがって、本発明者は前記のような問題
点を解決するための鋭意研究をした結果、本発明を完成
した。
点を解決するための鋭意研究をした結果、本発明を完成
した。
【００１３】
【発明が解決しようとする課題】したがって、本発明の
目的は、キャパシタ下部電極の厚さに影響を受けずに、
高容量である多様なキャパシタを持つ半導体装置および
その製造方法を提供することろにある。
目的は、キャパシタ下部電極の厚さに影響を受けずに、
高容量である多様なキャパシタを持つ半導体装置および
その製造方法を提供することろにある。
【００１４】
【課題を解決するための手段】本発明によると半導体基
板上に形成された伝導性構造物、前記伝導性構造物上に
形成されたピンホールを含む絶縁膜および前記ピンホー
ルを通じて成長された伝導性シリコン層を含む第１電極
部、前記第１電極部上に形成された第２電極部および前
記第１電極部および第２電極部の間に形成された誘電体
膜で構成されたキャパシタを含む半導体装置が提供され
る。
板上に形成された伝導性構造物、前記伝導性構造物上に
形成されたピンホールを含む絶縁膜および前記ピンホー
ルを通じて成長された伝導性シリコン層を含む第１電極
部、前記第１電極部上に形成された第２電極部および前
記第１電極部および第２電極部の間に形成された誘電体
膜で構成されたキャパシタを含む半導体装置が提供され
る。
【００１５】本発明によると半導体基板上に伝導性構造
物を形成し、前記伝導性構造物の上にピンホールを含む
絶縁膜を形成させ、前記ピンホールを通じてシリコンを
成長させ伝導性シリコン層を形成し第１電極部を形成
し、前記成長されたシリコン層上に誘電体膜および第２
電極部を形成することを含む半導体装置の製造方法が提
供される。
物を形成し、前記伝導性構造物の上にピンホールを含む
絶縁膜を形成させ、前記ピンホールを通じてシリコンを
成長させ伝導性シリコン層を形成し第１電極部を形成
し、前記成長されたシリコン層上に誘電体膜および第２
電極部を形成することを含む半導体装置の製造方法が提
供される。
【００１６】図２は本発明による半導体装置のキャパシ
タ部位を示した断面図である。同図で参照番号１１は伝
導性構造物、参照番号１３は前記伝導性構造物１１上に
形成されたピンホールを含む絶縁膜、参照番号１４はピ
ンホール、参照番号１６は前記ピンホール１４を通じて
成長された伝導性シリコン、参照番号１７は誘電体膜、
そして参照番号１８は第２電極部を示す。
タ部位を示した断面図である。同図で参照番号１１は伝
導性構造物、参照番号１３は前記伝導性構造物１１上に
形成されたピンホールを含む絶縁膜、参照番号１４はピ
ンホール、参照番号１６は前記ピンホール１４を通じて
成長された伝導性シリコン、参照番号１７は誘電体膜、
そして参照番号１８は第２電極部を示す。
【００１７】前記伝導性構造物は、ドープされたポリシ
リコンかイオン注入された単結晶シリコンで構成され、
望ましくは、前記伝導性構造物は不純物が注入されたポ
リシリコンで構成される。
リコンかイオン注入された単結晶シリコンで構成され、
望ましくは、前記伝導性構造物は不純物が注入されたポ
リシリコンで構成される。
【００１８】絶縁膜はピンホールを含み、前記ピンホー
ルを通じてシリコン層を選択的に成長させられる一つの
任意の絶縁膜を本発明で用いられる。特にシリコン窒化
膜が望ましい。前記シリコン窒化膜それ自体がピンホー
ルを含んでいることは公知である。前記シリコン窒化膜
はＣＶＤ法により形成された窒化膜が望ましい。また、
前記シリコン窒化膜は熱処理し、増加されたピンホール
密度を持つものであってもよい。
ルを通じてシリコン層を選択的に成長させられる一つの
任意の絶縁膜を本発明で用いられる。特にシリコン窒化
膜が望ましい。前記シリコン窒化膜それ自体がピンホー
ルを含んでいることは公知である。前記シリコン窒化膜
はＣＶＤ法により形成された窒化膜が望ましい。また、
前記シリコン窒化膜は熱処理し、増加されたピンホール
密度を持つものであってもよい。
【００１９】前記シリコン窒化膜の厚さは、望ましくは
３０〜５００オングストロームである。前記シリコン窒
化膜の厚さが３０オングストローム未満であるとシリコ
ン成長時、マスクとしての役割が不十分であり、５００
オングストロームを越えるとピンホールの数が少なくな
りシリコン層を成長させ難くなる。
３０〜５００オングストロームである。前記シリコン窒
化膜の厚さが３０オングストローム未満であるとシリコ
ン成長時、マスクとしての役割が不十分であり、５００
オングストロームを越えるとピンホールの数が少なくな
りシリコン層を成長させ難くなる。
【００２０】前記シリコン層の厚さは、あまり薄いと表
面の屈曲度が小さくなるのでキャパシタの容量を増加さ
せにくく、また、前記シリコン層の厚さがあまり厚けれ
ばむしろキャパシタの面積部位が減少しキャパシタ容量
の大きさが減少する。したがって、前記成長されたシリ
コン層の厚さは５０〜５００オングストロームが望まし
い。
面の屈曲度が小さくなるのでキャパシタの容量を増加さ
せにくく、また、前記シリコン層の厚さがあまり厚けれ
ばむしろキャパシタの面積部位が減少しキャパシタ容量
の大きさが減少する。したがって、前記成長されたシリ
コン層の厚さは５０〜５００オングストロームが望まし
い。
【００２１】前記誘電体膜は通常的に半導体キャパシタ
で使用可能な絶縁膜であれば制限はなく、例えばＯＮＯ
構造で構成される。
で使用可能な絶縁膜であれば制限はなく、例えばＯＮＯ
構造で構成される。
【００２２】前記第２電極はプレート電極として使用可
能な導電性物質であれば制限はないが、ポリシリコンで
構成することが望ましい。
能な導電性物質であれば制限はないが、ポリシリコンで
構成することが望ましい。
【００２３】本発明のキャパシタを含む半導体装置の例
を図３Ａないし図４Ｅに示す。図３Ａはスタック型（ｓ
ｔａｃｋｅｄ）キャパシタの構造を持つ半導体装置を示
した断面図であり、図３Ｂは中空型（Ｈｏｌｌｏｗ ｔ
ｙｐｅ）キャパシタの構造を持つ半導体装置を示した断
面図であり、図３Ｃは円筒型（Ｃｙｌｉｎｄｅｒ ｔｙ
ｐｅ）キャパシタの構造を持つ半導体装置を示した断面
図であり、図４Ｄはスタックトレンチ型（Ｓｔａｃｋｅ
ｄ ｔｒｅｎｃｈ）キャパシタの構造を持つ半導体装置
を示した断面図であり、図４Ｅはトレンチ型（Ｔｒｅｎ
ｃｈ ｔｙｐｅ）キャパシタの構造を持つ半導体装置を
示した断面図である。
を図３Ａないし図４Ｅに示す。図３Ａはスタック型（ｓ
ｔａｃｋｅｄ）キャパシタの構造を持つ半導体装置を示
した断面図であり、図３Ｂは中空型（Ｈｏｌｌｏｗ ｔ
ｙｐｅ）キャパシタの構造を持つ半導体装置を示した断
面図であり、図３Ｃは円筒型（Ｃｙｌｉｎｄｅｒ ｔｙ
ｐｅ）キャパシタの構造を持つ半導体装置を示した断面
図であり、図４Ｄはスタックトレンチ型（Ｓｔａｃｋｅ
ｄ ｔｒｅｎｃｈ）キャパシタの構造を持つ半導体装置
を示した断面図であり、図４Ｅはトレンチ型（Ｔｒｅｎ
ｃｈ ｔｙｐｅ）キャパシタの構造を持つ半導体装置を
示した断面図である。
【００２４】図３Ａないし図４Ｅで参照番号２１はシリ
コン基板、参照番号２２は選択的に成長させたフィール
ド酸化膜、参照番号２３はゲート電極、参照番号２４お
よび２５はそれぞれソース領域およびドレイン領域であ
り、参照番号２６は絶縁膜、参照番号２７はピンホール
を含み、絶縁膜（図示せず）および前記ピンホールによ
り成長されたシリコン層（凸凹な表面部位）を含む第１
電極部、参照番号２８は誘電体膜、そして参照番号２９
は第２電極部を示す。図３Ａから図３Ｃでは、キャパシ
タの第１電極の伝導性構造物としてポリシリコンを用い
た場合であり、図４Ｄは半導体基板にトレンチを形成
し、前記トレンチ内面上に伝導性構造物を形成させたも
のであり、図４Ｅはドープされたシリコン基板上にトレ
ンチを形成した後、前記トレンチ内面にピンホールを含
む絶縁膜を形成したシリコン層を成長させ収得した第１
電極を含む半導体装置の断面図を示したものである。
コン基板、参照番号２２は選択的に成長させたフィール
ド酸化膜、参照番号２３はゲート電極、参照番号２４お
よび２５はそれぞれソース領域およびドレイン領域であ
り、参照番号２６は絶縁膜、参照番号２７はピンホール
を含み、絶縁膜（図示せず）および前記ピンホールによ
り成長されたシリコン層（凸凹な表面部位）を含む第１
電極部、参照番号２８は誘電体膜、そして参照番号２９
は第２電極部を示す。図３Ａから図３Ｃでは、キャパシ
タの第１電極の伝導性構造物としてポリシリコンを用い
た場合であり、図４Ｄは半導体基板にトレンチを形成
し、前記トレンチ内面上に伝導性構造物を形成させたも
のであり、図４Ｅはドープされたシリコン基板上にトレ
ンチを形成した後、前記トレンチ内面にピンホールを含
む絶縁膜を形成したシリコン層を成長させ収得した第１
電極を含む半導体装置の断面図を示したものである。
【００２５】本発明の半導体装置は通常的にキャパシタ
を含む全ての半導体装置でありえる。
を含む全ての半導体装置でありえる。
【００２６】以下、本発明の半導体装置の製造方法に対
して詳しく説明する。
して詳しく説明する。
【００２７】本発明のよると、半導体基板上に伝導性構
造物を形成し、前記伝導性構造物の上にピンホールを含
む絶縁膜を形成させ、前記ピンホールを通じてシリコン
を成長させ第１電極部を形成し、前記成長されたシリコ
ン上に誘電体および第２電極部を形成する。
造物を形成し、前記伝導性構造物の上にピンホールを含
む絶縁膜を形成させ、前記ピンホールを通じてシリコン
を成長させ第１電極部を形成し、前記成長されたシリコ
ン上に誘電体および第２電極部を形成する。
【００２８】前記導電性構造物は、前述したように、好
ましくはポリシリコンを用いて形成される。例えば、半
導体基板上にポリシリコンを蒸着した後、不純物を注入
し、通常的なリソグラフィー工程により所記形状のパタ
ーンを形成させ伝導性構造物を収得する。
ましくはポリシリコンを用いて形成される。例えば、半
導体基板上にポリシリコンを蒸着した後、不純物を注入
し、通常的なリソグラフィー工程により所記形状のパタ
ーンを形成させ伝導性構造物を収得する。
【００２９】前記ポリシリコンは、一般的に５８０〜６
５０℃の温度範囲でシランＳｉＨ4 を熱分解させ蒸着す
る。ポリシリコンは均一性、純度および経済性等の点で
低圧ＣＶＤ（ＬＰＣＶＤ）法により蒸着させることが望
ましい。前記ポリシリコンを蒸着した後に、レジストを
塗布し、通常的なリソグラフィー工程によりレジストパ
ターンを形成する。前記レジストパターンをエッチング
用マスクとして用い、異方性エッチング法によりポリシ
リコンパターンを形成する。
５０℃の温度範囲でシランＳｉＨ4 を熱分解させ蒸着す
る。ポリシリコンは均一性、純度および経済性等の点で
低圧ＣＶＤ（ＬＰＣＶＤ）法により蒸着させることが望
ましい。前記ポリシリコンを蒸着した後に、レジストを
塗布し、通常的なリソグラフィー工程によりレジストパ
ターンを形成する。前記レジストパターンをエッチング
用マスクとして用い、異方性エッチング法によりポリシ
リコンパターンを形成する。
【００３０】導電性構造物である前記ポリシリコンパタ
ーンを半導体基板上に形成されたトレンチの内面に形成
させられる。ポリシリコンの蒸着は前記のような方法で
遂行する。ポリシリコン蒸着後にはイオン注入し、伝導
性を付与する。
ーンを半導体基板上に形成されたトレンチの内面に形成
させられる。ポリシリコンの蒸着は前記のような方法で
遂行する。ポリシリコン蒸着後にはイオン注入し、伝導
性を付与する。
【００３１】前記伝導性構造物は、単結晶シリコン基板
上に形成される。例えば、シリコン基板上にトレンチを
形成し、前記トレンチにイオンを注入し伝導性を付与す
る。前記トレンチ内面に形成されたイオン注入部位を本
発明伝導性構造物として用いられる。前述したように形
成された伝導性構造物上にピンホールを含む絶縁膜を形
成させる。前記絶縁膜は望ましくはシリコン窒化膜であ
る。シリコン窒化膜にはピンホールが形成されている。
本発明においては前記ピンホールを適当な程度になるよ
うに蒸着条件を設定することが望ましい。
上に形成される。例えば、シリコン基板上にトレンチを
形成し、前記トレンチにイオンを注入し伝導性を付与す
る。前記トレンチ内面に形成されたイオン注入部位を本
発明伝導性構造物として用いられる。前述したように形
成された伝導性構造物上にピンホールを含む絶縁膜を形
成させる。前記絶縁膜は望ましくはシリコン窒化膜であ
る。シリコン窒化膜にはピンホールが形成されている。
本発明においては前記ピンホールを適当な程度になるよ
うに蒸着条件を設定することが望ましい。
【００３２】前記シリコン窒化膜は、例えば７００〜８
００℃の高温でＳｉＣｌ2 Ｈ2 ＋ＮＨ3 系を用いて低圧
ＣＶＤ法により蒸着させる。蒸着されたシリコン窒化膜
の厚さは３０〜５００オングストロームが望ましい。
００℃の高温でＳｉＣｌ2 Ｈ2 ＋ＮＨ3 系を用いて低圧
ＣＶＤ法により蒸着させる。蒸着されたシリコン窒化膜
の厚さは３０〜５００オングストロームが望ましい。
【００３３】前記窒化膜があまり厚く蒸着されるか、ピ
ンホールの密度があまり少なければ、シリコン窒化膜が
蒸着された伝導性構造物の表面を熱酸化する。そうする
と、シリコン酸化膜が形成されながらシリコン窒化膜の
ピンホール密度が増加する。すなわち、酸化工程により
シリコン窒化膜の消耗により新しいピンホールが生じた
り、シリコン窒化膜に亀裂が生じる。この現象は、伝導
性構造物がポリシリコンで構成されたときに著しく現れ
る。
ンホールの密度があまり少なければ、シリコン窒化膜が
蒸着された伝導性構造物の表面を熱酸化する。そうする
と、シリコン酸化膜が形成されながらシリコン窒化膜の
ピンホール密度が増加する。すなわち、酸化工程により
シリコン窒化膜の消耗により新しいピンホールが生じた
り、シリコン窒化膜に亀裂が生じる。この現象は、伝導
性構造物がポリシリコンで構成されたときに著しく現れ
る。
【００３４】前記酸化工程は形成されたシリコン窒化膜
の厚さや蒸着条件により、酸化条件を変化させて所定の
ピンホール密度を持つようにすることが望ましい。
の厚さや蒸着条件により、酸化条件を変化させて所定の
ピンホール密度を持つようにすることが望ましい。
【００３５】窒化膜の厚さが薄いほど低温で短時間に酸
化させることが望ましい。酸化工程は望ましくは８００
〜９５０℃の温度で２０〜４０分間Ｈ2 Ｏの存在下に遂
行する。
化させることが望ましい。酸化工程は望ましくは８００
〜９５０℃の温度で２０〜４０分間Ｈ2 Ｏの存在下に遂
行する。
【００３６】前記酸化工程により形成されたシリコン酸
化膜をＨＦが緩衝されたＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ
Ｍｉｘｔｕｒｅ、ＮＨ4 Ｆ：ＨＦの６：１）混合物を
用いて湿式エッチングして除去する。
化膜をＨＦが緩衝されたＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ
Ｍｉｘｔｕｒｅ、ＮＨ4 Ｆ：ＨＦの６：１）混合物を
用いて湿式エッチングして除去する。
【００３７】前記絶縁膜をマスクに用いて絶縁膜に形成
されたピンホールを通じてＳＥＧ（Ｓｅｌｅｃｔｉｖｅ
Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）またはＳＰＧ
（Ｓｅｌｅｃｔｉｖｅ Ｐｏｌｙｓｉｌｉｃｏｎ Ｇｒ
ｏｗｔｈ）法により選択的にシリコンを成長させる。こ
の場合に、シリコン窒化膜上にはシリコンが成長せず、
シリコンが露出されたピンホール部位でだけシリコンが
成長する。
されたピンホールを通じてＳＥＧ（Ｓｅｌｅｃｔｉｖｅ
Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）またはＳＰＧ
（Ｓｅｌｅｃｔｉｖｅ Ｐｏｌｙｓｉｌｉｃｏｎ Ｇｒ
ｏｗｔｈ）法により選択的にシリコンを成長させる。こ
の場合に、シリコン窒化膜上にはシリコンが成長せず、
シリコンが露出されたピンホール部位でだけシリコンが
成長する。
【００３８】ポリシリコンは、例えば、ソースとしてＨ
Ｃｌ＋ＳｉＨ2 Ｃｌ2 系を利用し、８００〜９００℃の
温度および０〜１００Ｔｏｒｒの圧力下で成長させられ
る。一方、単結晶シリコン上にＳＥＧ法により単結晶シ
リコンを成長させる場合には９００℃以上の温度で成長
させられる。
Ｃｌ＋ＳｉＨ2 Ｃｌ2 系を利用し、８００〜９００℃の
温度および０〜１００Ｔｏｒｒの圧力下で成長させられ
る。一方、単結晶シリコン上にＳＥＧ法により単結晶シ
リコンを成長させる場合には９００℃以上の温度で成長
させられる。
【００３９】前記シリコンを成長させ形成されたシリコ
ン層の厚さは、望ましくは５０〜５００オングストロー
ムである。成長されたシリコン層の厚さがあまり薄い
と、キャパシタ容量の増加が不充分で、シリコン層の厚
さがあまり厚いとむしろキャパシタの表面積が減少しキ
ャパシタの容量が減少するので望ましくない。
ン層の厚さは、望ましくは５０〜５００オングストロー
ムである。成長されたシリコン層の厚さがあまり薄い
と、キャパシタ容量の増加が不充分で、シリコン層の厚
さがあまり厚いとむしろキャパシタの表面積が減少しキ
ャパシタの容量が減少するので望ましくない。
【００４０】シリコン成長後、部分的に露出している絶
縁膜は湿式エッチングにより除去できる。
縁膜は湿式エッチングにより除去できる。
【００４１】また、シリコンを成長させた後にイオン注
入工程を実施し、前記第１電極部に伝導性を付与する。
入工程を実施し、前記第１電極部に伝導性を付与する。
【００４２】前記シリコンを成長させ伝導性シリコン層
を形成した後には、前記シリコン層上に誘電体膜を形成
し、第２導電性材料を塗布し、第２電極部を形成する。
を形成した後には、前記シリコン層上に誘電体膜を形成
し、第２導電性材料を塗布し、第２電極部を形成する。
【００４３】本発明で用いられる誘電体膜としては、例
えばＴａ2 Ｏ5 膜、ＮＯ（Ｓｉ3 Ｎ4 ／ＳｉＯ2 ）膜、
ＯＮＯ（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ）膜、ＳｉＯ
2 膜またはＳｉ3 Ｎ4 膜等がある。
えばＴａ2 Ｏ5 膜、ＮＯ（Ｓｉ3 Ｎ4 ／ＳｉＯ2 ）膜、
ＯＮＯ（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ）膜、ＳｉＯ
2 膜またはＳｉ3 Ｎ4 膜等がある。
【００４４】前記第２電極は、例えばポリシリコンを用
いて形成される。前記ポリシリコンを前記誘電体膜上に
蒸着させた後、イオン注入し伝導性を付与する。
いて形成される。前記ポリシリコンを前記誘電体膜上に
蒸着させた後、イオン注入し伝導性を付与する。
【００４５】
【作用】前述した本発明のキャパシタを半導体装置に形
成することにより、キャパシタ容量が２倍ほど大きくな
る。また、前述した方法により多様な形態を持つキャパ
シタを製造することが可能である。
成することにより、キャパシタ容量が２倍ほど大きくな
る。また、前述した方法により多様な形態を持つキャパ
シタを製造することが可能である。
【００４６】
【実施例】以下、本発明を図面を参照し、より具体的に
説明する。図５Ａないし図６Ｆは本発明の製造方法によ
り半導体装置に含まれたキャパシタを製造する一例を示
したものである。
説明する。図５Ａないし図６Ｆは本発明の製造方法によ
り半導体装置に含まれたキャパシタを製造する一例を示
したものである。
【００４７】図５Ａは半導体基板上に伝導性構造物を形
成する段階を示す。半導体基板上にポリシリコンを低圧
ＣＶＤ法で沈積し、ポリシリコン層を形成した後、不純
物を注入する。次に、前記蒸着されたポリシリコン層１
１表面にフォトレジストを塗布し、未図示のマスクを通
じて露光して現像し、フォトレジストパターン１２を形
成する。
成する段階を示す。半導体基板上にポリシリコンを低圧
ＣＶＤ法で沈積し、ポリシリコン層を形成した後、不純
物を注入する。次に、前記蒸着されたポリシリコン層１
１表面にフォトレジストを塗布し、未図示のマスクを通
じて露光して現像し、フォトレジストパターン１２を形
成する。
【００４８】図５Ｂはシリコン窒化膜１３が塗布されて
いる伝導性構造物を示す。前記フォトレジストパターン
１２をエッチングマスクに用いて、前記ポリシリコン層
１１を異方性エッチングし、フォトレジストパターン１
２を除去し、伝導性構造物を形成した後、前記伝導性構
造物上に低圧ＣＤＶ法でソースとしてＮＨ3 ＋ＳｉＨ2
Ｃｌ2 系を利用して約７９０℃の温度で５０オングスト
ローム厚さのシリコン窒化膜１３を形成する。
いる伝導性構造物を示す。前記フォトレジストパターン
１２をエッチングマスクに用いて、前記ポリシリコン層
１１を異方性エッチングし、フォトレジストパターン１
２を除去し、伝導性構造物を形成した後、前記伝導性構
造物上に低圧ＣＤＶ法でソースとしてＮＨ3 ＋ＳｉＨ2
Ｃｌ2 系を利用して約７９０℃の温度で５０オングスト
ローム厚さのシリコン窒化膜１３を形成する。
【００４９】図５Ｃは前記窒化膜が形成された伝導性構
造物の表面を酸化させ、シリコン窒化膜１３上にシリコ
ン酸化膜１５を形成する段階を示す。前記シリコン窒化
膜１３形成後、前記伝導性構造物の表面をＨ2 Ｏの存在
下で８００〜９５０℃で熱的に酸化すると、シリコン酸
化膜１５を形成させることになり、窒化膜にピンホール
が生じたり、前記窒化膜が部分的に亀裂する。
造物の表面を酸化させ、シリコン窒化膜１３上にシリコ
ン酸化膜１５を形成する段階を示す。前記シリコン窒化
膜１３形成後、前記伝導性構造物の表面をＨ2 Ｏの存在
下で８００〜９５０℃で熱的に酸化すると、シリコン酸
化膜１５を形成させることになり、窒化膜にピンホール
が生じたり、前記窒化膜が部分的に亀裂する。
【００５０】図５Ｄは前記シリコン酸化膜１５を除去す
る段階を示したものである。前記酸化工程によりシリコ
ン窒化膜上に形成されたシリコン酸化膜１５をＨＦか緩
衝されたＨＦ混合物を用いて湿式エッチングで除去す
る。
る段階を示したものである。前記酸化工程によりシリコ
ン窒化膜上に形成されたシリコン酸化膜１５をＨＦか緩
衝されたＨＦ混合物を用いて湿式エッチングで除去す
る。
【００５１】図６Ｅは選択的にシリコンを成長させる段
階を示したものである。ソースとしてＨＣｌ＋ＳｉＨ2
Ｃｌ2 系を用いてＳＰＧ（Ｓｅｌｅｃｔｉｖｅ Ｐｏｌ
ｙＳｉｌｉｃｏｎ Ｇｒｏｗｔｈ）方法により、８００
℃の温度および８０Ｔｏｒｒ圧力でピンホール１４を通
じてシリコン窒化膜１３の表面上に、下部のシリコン部
分を選択的に成長させてシリコン層を形成させる。この
時、窒化膜１３の上では、シリコンが成長できなくなる
とピンホール１４部分を通じてだけシリコンが成長す
る。成長させたシリコン層１６の厚さは５０〜５００オ
ングストロームにする。
階を示したものである。ソースとしてＨＣｌ＋ＳｉＨ2
Ｃｌ2 系を用いてＳＰＧ（Ｓｅｌｅｃｔｉｖｅ Ｐｏｌ
ｙＳｉｌｉｃｏｎ Ｇｒｏｗｔｈ）方法により、８００
℃の温度および８０Ｔｏｒｒ圧力でピンホール１４を通
じてシリコン窒化膜１３の表面上に、下部のシリコン部
分を選択的に成長させてシリコン層を形成させる。この
時、窒化膜１３の上では、シリコンが成長できなくなる
とピンホール１４部分を通じてだけシリコンが成長す
る。成長させたシリコン層１６の厚さは５０〜５００オ
ングストロームにする。
【００５２】図７は図６Ｅの点線Ａの内部分を拡大図示
したものである。同図で、前記ピンホールを通じて成長
されたシリコンはピンホール周囲のシリコン窒化膜１３
上まで成長されていることが分る。前記シリコン窒化膜
の露出している部分はエッチング液を用いて除去するこ
ともできる。
したものである。同図で、前記ピンホールを通じて成長
されたシリコンはピンホール周囲のシリコン窒化膜１３
上まで成長されていることが分る。前記シリコン窒化膜
の露出している部分はエッチング液を用いて除去するこ
ともできる。
【００５３】図６Ｆは本発明により成長されたシリコン
を用いて形成されたキャパシタを示す。前記シリコンを
成長させた後、ＯＮＯ構造の誘電体膜１７を形成し、ポ
リシリコンを用いてキャパシタの第２電極部１８を形成
しキャパシタを完成する。
を用いて形成されたキャパシタを示す。前記シリコンを
成長させた後、ＯＮＯ構造の誘電体膜１７を形成し、ポ
リシリコンを用いてキャパシタの第２電極部１８を形成
しキャパシタを完成する。
【００５４】前記の本発明の方法により半導体ウェーハ
上に製造されたキャパシタのＳＥＭ写真を図８Ａに示
す。一方、図８Ｂはピンホールを通じてシリコンを成長
させない従来の方法により製造されたキャパシタのＳＥ
Ｍ写真を示したものである。前記写真から本発明の方法
により製造されたキャパシタは、凸凹な表面を持ってい
ることが分る。
上に製造されたキャパシタのＳＥＭ写真を図８Ａに示
す。一方、図８Ｂはピンホールを通じてシリコンを成長
させない従来の方法により製造されたキャパシタのＳＥ
Ｍ写真を示したものである。前記写真から本発明の方法
により製造されたキャパシタは、凸凹な表面を持ってい
ることが分る。
【００５５】図９に、図８Ａの本発明によるキャパシタ
および図８Ｂの従来のキャパシタの容量を測定した結果
を示す。図９で実線は本発明のキャパシタの容量を示し
たものであり、点線は従来のキャパシタの容量を示した
ものである。同図から本発明のキャパシタは従来のキャ
パシタに比べてキャパシタの容量が１．７倍程度増加し
たことが分る。そして、前記成長されたシリコン層を適
宜調整することによりキャパシタ容量を２倍以上に増加
させられる。また、ポリシリコンを所記温度で蒸着さ
せ、ストレージ電極の表面を荒くする方法においては、
蒸着後にパターン工程を遂行するので、側壁部位の表面
を荒く形成させられない。だが、本発明のキャパシタは
側壁部位を含む第１電極、すなわち、ストレージ電極部
位に全面でシリコン層を成長させるのでキャパシタの容
量はさらに増加される。また、本発明のキャパシタは、
まず任意の伝導性構造物を半導体ウェーハ上に形成させ
た後、前記構造物を利用しキャパシタを製造するので、
図３Ａないし図４Ｅでみるように多様な形態のキャパシ
タ構造を形成できる。
および図８Ｂの従来のキャパシタの容量を測定した結果
を示す。図９で実線は本発明のキャパシタの容量を示し
たものであり、点線は従来のキャパシタの容量を示した
ものである。同図から本発明のキャパシタは従来のキャ
パシタに比べてキャパシタの容量が１．７倍程度増加し
たことが分る。そして、前記成長されたシリコン層を適
宜調整することによりキャパシタ容量を２倍以上に増加
させられる。また、ポリシリコンを所記温度で蒸着さ
せ、ストレージ電極の表面を荒くする方法においては、
蒸着後にパターン工程を遂行するので、側壁部位の表面
を荒く形成させられない。だが、本発明のキャパシタは
側壁部位を含む第１電極、すなわち、ストレージ電極部
位に全面でシリコン層を成長させるのでキャパシタの容
量はさらに増加される。また、本発明のキャパシタは、
まず任意の伝導性構造物を半導体ウェーハ上に形成させ
た後、前記構造物を利用しキャパシタを製造するので、
図３Ａないし図４Ｅでみるように多様な形態のキャパシ
タ構造を形成できる。
【００５６】図１０は前記で収得した本発明のキャパシ
タと従来のキャパシタの電流−電圧特性を示したもので
ある。同図で縦軸は電流密度（Ａ／ｃｍ2 ）を示し、横
軸はゲート電圧を示す。本発明のキャパシタと従来のキ
ャパシタの電流−電圧の特性はほとんど同一であること
が分る。
タと従来のキャパシタの電流−電圧特性を示したもので
ある。同図で縦軸は電流密度（Ａ／ｃｍ2 ）を示し、横
軸はゲート電圧を示す。本発明のキャパシタと従来のキ
ャパシタの電流−電圧の特性はほとんど同一であること
が分る。
【００５７】図１１は本発明のキャパシタと従来のキャ
パシタの降伏電圧分布を示したものである。同図から分
るように、降伏電圧の分布のピークがシャープで、低い
電気場での降伏故障は観察されなかった。
パシタの降伏電圧分布を示したものである。同図から分
るように、降伏電圧の分布のピークがシャープで、低い
電気場での降伏故障は観察されなかった。
【００５８】
【発明の効果】以上で明白なように、本発明のキャパシ
タは従来のキャパシタに比べて、その容量は１．５倍以
上に増大になるが、この信頼性は従来のキャパシタとほ
とんど同一である。したがって、次世代の半導体装置
（例えばＤＲＡＭ）に充分に適用可能である。
タは従来のキャパシタに比べて、その容量は１．５倍以
上に増大になるが、この信頼性は従来のキャパシタとほ
とんど同一である。したがって、次世代の半導体装置
（例えばＤＲＡＭ）に充分に適用可能である。
【図１】 従来の凸凹な表面を持つスタック型キャパシ
タを含む半導体装置の断面図である。
タを含む半導体装置の断面図である。
【図２】 本発明により製造されたキャパシタの断面図
である。
である。
【図３】 本発明の高容量キャパシタを含む半導体装置
の例を示した断面図である。
の例を示した断面図である。
【図４】 本発明の高容量キャパシタを含む半導体装置
の例を示した断面図である。
の例を示した断面図である。
【図５】 本発明の半導体装置に含まれるキャパシタの
製造方法の概略図である。
製造方法の概略図である。
【図６】 本発明の半導体装置に含まれるキャパシタの
製造方法の概略図である。
製造方法の概略図である。
【図７】 図６Ｅの点線内Ａ部分の拡大図である。
【図８】 図８Ａは本発明の製造方法により半導体ウェ
ーハ上に製造されたキャパシタのＳＥＭ写真を示し、図
８Ｂは従来の製造方法により製造された偏平（Ｅｖｅ
ｎ）な表面のキャパシタのＳＥＭ写真を示す。
ーハ上に製造されたキャパシタのＳＥＭ写真を示し、図
８Ｂは従来の製造方法により製造された偏平（Ｅｖｅ
ｎ）な表面のキャパシタのＳＥＭ写真を示す。
【図９】 図８Ａおよび図８Ｂのキャパシタを用いて測
定されたキャパシタ容量を示したグラフである。
定されたキャパシタ容量を示したグラフである。
【図１０】 図８Ａおよび図８Ｂのキャパシタの電流−
電圧特性を示したものである。
電圧特性を示したものである。
【図１１】 図８Ａおよび図８Ｂのキャパシタの降伏電
圧分布を示したものである。
圧分布を示したものである。
１１…伝導性構造物、 １３，２６…絶縁膜、 １４…ピンホール、 １６…伝導性シリコン、 １７，２８…誘電体膜、 １８，２９…第２電極部、 ２１…シリコン基板、 ２２…フィールド酸化膜、 ２３…ゲート電極、 ２４…ソース領域、 ２５…ドレイン領域 ２７…第１電極部。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】 図８Ａは本発明の製造方法により基板（半導
体ウェーハ）上に形成された微細なパターン（キャパシ
タ）を表す写真を示し、図８Ｂは従来の製造方法により
基板（半導体ウェーハ）上に形成された微細なパターン
（キャパシタ）を表す写真を示す。
体ウェーハ）上に形成された微細なパターン（キャパシ
タ）を表す写真を示し、図８Ｂは従来の製造方法により
基板（半導体ウェーハ）上に形成された微細なパターン
（キャパシタ）を表す写真を示す。
Claims (26)
- 【請求項１】 半導体基板上に形成された伝導性構造
物、前記伝導性構造物上にピンホールを含む絶縁膜およ
び前記ピンホールを通じて成長された伝導性シリコン層
を含む第１電極部、前記第１電極部上に形成された第２
電極部および前記第１電極部および第２電極部の間に形
成された誘電体膜で構成されたキャパシタを含む半導体
装置。 - 【請求項２】 前記半導体基板上に形成された伝導性構
造物がポリシリコンで構成されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記ピンホールを含む絶縁膜がシリコン
窒化膜であることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 前記シリコン窒化膜の厚さが３０〜５０
０オングストロームであることを特徴とする請求項３記
載の半導体装置。 - 【請求項５】 前記成長された伝導性シリコン層の厚さ
が５０〜５００オングストロームであることを特徴とす
る請求項１記載の半導体装置。 - 【請求項６】 前記第２電極部がポリシリコンで構成さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項７】 前記誘電体膜がＯＮＯで構成されている
ことを特徴とする請求項１記載の半導体装置。 - 【請求項８】 前記伝導性構造物の形状がスタック型、
円筒型または中空型であることを特徴とする請求項１記
載の半導体装置。 - 【請求項９】 前記伝導性構造物が半導体基板上に形成
されたトレンチの内面上に形成されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項１０】 前記伝導性構造物が半導体基板上に形
成されたトレンチの内面部位であることを特徴とする請
求項１記載の半導体装置。 - 【請求項１１】 前記装置がＤＲＡＭであることを特徴
とする請求項１記載の半導体装置。 - 【請求項１２】 半導体基板上に伝導性構造物を形成
し、前記伝導性構造物の上にピンホールを含む絶縁膜を
形成させ、前記ピンホールを通じてシリコンを成長させ
第１電極部を形成し、前記成長されたシリコン層上に誘
電体膜および第２電極部を形成することを含む半導体装
置の製造方法。 - 【請求項１３】 前記伝導性構造物はポリシリコンを用
いて構成されていることを特徴とする請求項１２記載の
半導体装置の製造方法。 - 【請求項１４】 前記伝導性構造物は半導体基板に前記
ポリシリコンを蒸着した後不純物を注入し、リソグラフ
ィー工程により形成されたポリシリコンパターンである
ことを特徴とする請求項１３記載の半導体装置の製造方
法。 - 【請求項１５】 前記伝導性構造物を単結晶シリコン基
板に形成させることを特徴とする請求項１２記載の半導
体装置の製造方法。 - 【請求項１６】 前記単結晶シリコン基板にエッチング
用絶縁膜を塗布し、前記絶縁膜に開口部を形成した後シ
リコン基板をエッチングしトレンチを形成し、前記トレ
ンチ内面に不純物を注入し伝導性構造物を形成すること
を特徴とする請求項１５記載の半導体装置の製造方法。 - 【請求項１７】 前記絶縁膜がシリコン窒化膜であるこ
とを特徴とする請求項１２記載の半導体装置の製造方
法。 - 【請求項１８】 前記シリコン窒化膜をＬＰＣＶＤ法に
より３０〜５００オングストロームの厚さに蒸着させる
ことを特徴とする請求項１７記載の半導体装置の製造方
法。 - 【請求項１９】 前記シリコン窒化膜が形成された伝導
性構造物の表面を熱酸化させることを特徴とする請求項
１７または１８記載の半導体装置の製造方法。 - 【請求項２０】 前記シリコン窒化膜上に形成された酸
化膜を選択的に除去することを特徴とする請求項１９記
載の半導体装置の製造方法。 - 【請求項２１】 前記酸化膜をＨＦまたは緩衝されたＨ
Ｆ混合物を用いて湿式エッチングさせ除去することを特
徴とする請求項２０記載の半導体装置の製造方法。 - 【請求項２２】 前記シリコンはＳＥＧまたはＳＰＧ方
法により成長させることを特徴とする請求項１２記載の
半導体装置の製造方法。 - 【請求項２３】 前記成長されたシリコン層の厚さが５
０〜５００オングストロームであることを特徴とする請
求項２２記載の半導体装置の製造方法。 - 【請求項２４】 シリコン成長後部分的に露出された絶
縁膜を湿式エッチングさせ除去することを特徴とする請
求項１２記載の半導体装置の製造方法。 - 【請求項２５】 前記シリコン成長後イオンを注入し第
１電極部を形成することを特徴とする請求項１２記載の
半導体装置の製造方法。 - 【請求項２６】 前記第２電極部はポリシリコンを蒸着
させ形成させることを特徴とする請求項１２記載の半導
体装置の製造方法。
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