JPH0629305A - トランジスタの電極メタライゼーションを行う方法 - Google Patents
トランジスタの電極メタライゼーションを行う方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
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Abstract
(57)【要約】 （修正有）
【目的】 トランジスタにおける電極メタライゼーショ
ンを自己整合させるために用いられる、盛り上がったパ
ターンの側壁における寄生メタライゼーションを阻止す
ることである。 【構成】 そのために、垂直パターンの中に一対の半導
体物質を導入する。それらの半導体物質は一対のエッチ
ング法に異なって反応して、１つの半導体物質の層が他
の半導体物質の層よりも早くエッチングされるようにさ
れる。このようにして形成された張り出し構造が、電極
の間の寄生メタライゼーションを阻止する。この方法は
垂直構造に適用できる。
ンを自己整合させるために用いられる、盛り上がったパ
ターンの側壁における寄生メタライゼーションを阻止す
ることである。 【構成】 そのために、垂直パターンの中に一対の半導
体物質を導入する。それらの半導体物質は一対のエッチ
ング法に異なって反応して、１つの半導体物質の層が他
の半導体物質の層よりも早くエッチングされるようにさ
れる。このようにして形成された張り出し構造が、電極
の間の寄生メタライゼーションを阻止する。この方法は
垂直構造に適用できる。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタのメタライ
ゼーションを自己整合するために用いられるパターンを
垂直壁に形成することにより絶縁が行われるトランジス
タのメタライゼーションを行う方法に関するものであ
る。この方法は、自己整合技術により製作されたメタラ
イゼーションを用いて垂直部品へ適用できる。この方法
は垂直パターンの側面の短絡の危険をなくすことができ
る。
ゼーションを自己整合するために用いられるパターンを
垂直壁に形成することにより絶縁が行われるトランジス
タのメタライゼーションを行う方法に関するものであ
る。この方法は、自己整合技術により製作されたメタラ
イゼーションを用いて垂直部品へ適用できる。この方法
は垂直パターンの側面の短絡の危険をなくすことができ
る。
【０００２】
【従来の技術】「垂直部品」という用語は、基板の表面
に対して垂直に電流が流れるような部品に対して一般に
適用される。それらの部品は半導体物質の層のスタック
を含む。その層のスタックの少なくとも１つの層はメサ
の形でエッチングされる。すなわち、それは、電極メタ
ライゼーションを全体として指示する盛り上がったパタ
ーンを形成する。したがって、ヘテロ接合バイポーラト
ランジスタ（すなわち、ＨＢＴ）は垂直部品である。エ
ミッタと、ベースと、コレクタは３つの異なるレベルに
ある。電流が基板の表面に対して平行に流れるが２種類
のメタライゼーションを自己整合させるために用いられ
るエッチングされたメサパターンを有するから、本発明
の観点からは垂直部品であると考えることができるよう
なある種のトランジスタ、たとえばＳＩＳＦＥＴ（ Sem
iconductor-Insulation- Semiconductor ＦＥＴ）があ
る。
に対して垂直に電流が流れるような部品に対して一般に
適用される。それらの部品は半導体物質の層のスタック
を含む。その層のスタックの少なくとも１つの層はメサ
の形でエッチングされる。すなわち、それは、電極メタ
ライゼーションを全体として指示する盛り上がったパタ
ーンを形成する。したがって、ヘテロ接合バイポーラト
ランジスタ（すなわち、ＨＢＴ）は垂直部品である。エ
ミッタと、ベースと、コレクタは３つの異なるレベルに
ある。電流が基板の表面に対して平行に流れるが２種類
のメタライゼーションを自己整合させるために用いられ
るエッチングされたメサパターンを有するから、本発明
の観点からは垂直部品であると考えることができるよう
なある種のトランジスタ、たとえばＳＩＳＦＥＴ（ Sem
iconductor-Insulation- Semiconductor ＦＥＴ）があ
る。
【０００３】それらの垂直部品はいわゆる「二重メサ」
構造を有する。それらの構造のための技術は、パイポー
ラトランジスタの場合には、ベースを露出させ、コレク
タを分離するために、あるいは、電界効果トランジスタ
の場合には、ゲートを露出させ、ソース／ドレインを分
離させるために少なくとも２回のエッチングを用いるこ
とを指示する。本発明の説明を簡単にするために、バイ
ポーラトランジスタを例にして説明することにする。
構造を有する。それらの構造のための技術は、パイポー
ラトランジスタの場合には、ベースを露出させ、コレク
タを分離するために、あるいは、電界効果トランジスタ
の場合には、ゲートを露出させ、ソース／ドレインを分
離させるために少なくとも２回のエッチングを用いるこ
とを指示する。本発明の説明を簡単にするために、バイ
ポーラトランジスタを例にして説明することにする。
【０００４】この種の部品の制約の１つは、ＨＢＴの場
合にはベースのアクセス抵抗値と、ベースーコレクタ間
容量値とから起こる。それらの寄生現象を減少するため
に最も効率的なやり方は、エミッタに対してベースを自
己整合させることである。
合にはベースのアクセス抵抗値と、ベースーコレクタ間
容量値とから起こる。それらの寄生現象を減少するため
に最も効率的なやり方は、エミッタに対してベースを自
己整合させることである。
【０００５】自己整合法の困難はエミッターベース金属
接点の短絡の恐れから生ずる。その理由は、ベースメタ
ライゼーションの自己整合マスクとして作用するのがエ
ミッタのメサであるのが普通だからである。金属が蒸着
させられると、メサの側面部上の金属の痕跡がエミッタ
とベースを短絡させることになるかもしれないという現
実の危険が存在する。それらの短絡を阻止するために各
種の技術が一般に用いられている。それらの技術は次の
通りである。
接点の短絡の恐れから生ずる。その理由は、ベースメタ
ライゼーションの自己整合マスクとして作用するのがエ
ミッタのメサであるのが普通だからである。金属が蒸着
させられると、メサの側面部上の金属の痕跡がエミッタ
とベースを短絡させることになるかもしれないという現
実の危険が存在する。それらの短絡を阻止するために各
種の技術が一般に用いられている。それらの技術は次の
通りである。
【０００６】１つの技術は、エミッタの側面部に側壁型
の絶縁体を付着してから、ベースメタライゼーションを
異方性蒸着させる方法である。それから、メサの側面部
上の金属の痕跡をイオン照射によりなくす。この方法は
非常に微妙であって、使用する蒸着装置に大きく依存す
る。
の絶縁体を付着してから、ベースメタライゼーションを
異方性蒸着させる方法である。それから、メサの側面部
上の金属の痕跡をイオン照射によりなくす。この方法は
非常に微妙であって、使用する蒸着装置に大きく依存す
る。
【０００７】別の技術は、エミッタの半導体層をＴ型に
エッチングする方法である。この方法は、ベース金属の
蒸着中に覆う現象を生じて、短絡問題を阻止するヘルメ
ットを形成することを可能にする。この技術の制約は、
エミッタの脚のエッチングが不確実であることから起こ
る。エミッタの形状は精密には制御されない。
エッチングする方法である。この方法は、ベース金属の
蒸着中に覆う現象を生じて、短絡問題を阻止するヘルメ
ットを形成することを可能にする。この技術の制約は、
エミッタの脚のエッチングが不確実であることから起こ
る。エミッタの形状は精密には制御されない。
【０００８】更に別の技術は、エミッタのメタライゼー
ションをきのこ形にすることである。それから、前方の
メタライゼーションの脚から半導体物質を科学的にエッ
チングする。このようにして、自己整合を可能にするヘ
ルメットが形成される。この技術の大きな欠点は、問題
を起こすことがあり、かつ精度と信頼度が低い化学エッ
チング法に頼っていることから生ずる。
ションをきのこ形にすることである。それから、前方の
メタライゼーションの脚から半導体物質を科学的にエッ
チングする。このようにして、自己整合を可能にするヘ
ルメットが形成される。この技術の大きな欠点は、問題
を起こすことがあり、かつ精度と信頼度が低い化学エッ
チング法に頼っていることから生ずる。
【０００９】
【発明の概要】本発明の自己整合法は実現が全く困難で
ない。本発明の方法は、III −Ｖ族物質すなわちＳｉ−
ＳｉＧｅ物資対を用いる部品に応用できる。この方法
は、相反選択性が存在するように、物質対と一対のエッ
チング法を使用する必要がある。相反選択性というの
は、第１の物質をエッチングするために用いられる方法
は第２の物質をエッチングせず、第２の物質をエッチン
グする方法は第１の物質をエッチングしないということ
である。いいかえると、本発明は、他の層と比較して容
易にエッチングされる層が挿入される垂直構造に適用さ
れる数多くの半導体物質対の既存のエッチング選択性を
使用することに依存する。
ない。本発明の方法は、III −Ｖ族物質すなわちＳｉ−
ＳｉＧｅ物資対を用いる部品に応用できる。この方法
は、相反選択性が存在するように、物質対と一対のエッ
チング法を使用する必要がある。相反選択性というの
は、第１の物質をエッチングするために用いられる方法
は第２の物質をエッチングせず、第２の物質をエッチン
グする方法は第１の物質をエッチングしないということ
である。いいかえると、本発明は、他の層と比較して容
易にエッチングされる層が挿入される垂直構造に適用さ
れる数多くの半導体物質対の既存のエッチング選択性を
使用することに依存する。
【００１０】更に詳しくいえば、本発明は、盛り上がっ
たパターン上に一対の半導体物質が導入され、この一対
の半導体物質は一対のエッチング方法に関して各々異な
るように反応し、これにより第１のメタライゼーション
と第２の半導体層に位置する第１の半導体層が大きくエ
ッチングされ、このようにして形成された張り出し構造
が、上記盛り上がったパターン上に位置する第１のメタ
ライゼーションと上記パターンの最下部に位置する第２
のメタライゼーションとの間を絶縁する、盛り上がった
パターンにより自己整合させられるトランジスタの電極
メタライゼーションを行う方法に関するものである。
たパターン上に一対の半導体物質が導入され、この一対
の半導体物質は一対のエッチング方法に関して各々異な
るように反応し、これにより第１のメタライゼーション
と第２の半導体層に位置する第１の半導体層が大きくエ
ッチングされ、このようにして形成された張り出し構造
が、上記盛り上がったパターン上に位置する第１のメタ
ライゼーションと上記パターンの最下部に位置する第２
のメタライゼーションとの間を絶縁する、盛り上がった
パターンにより自己整合させられるトランジスタの電極
メタライゼーションを行う方法に関するものである。
【００１１】
【実施例】説明を明らかにするために、特性が優れてい
るＧａＡｓ／ＧａＩｎＰ対を選択した。これは本発明を
限定するものではない。物質を変えると、選択的エッチ
ング法も変える。図１は基板上にエピタキシャル成長さ
せられた半導体物質のウェハーの簡略化した断面図であ
る。このウェハーは、ＨＢＴトランジスタのコレクタを
構成するＧａＡｓＮの層１と、トランジスタのベースと
して機能するＰ＋ＧａＡｓの層２と、ＨＢＴのエミッタ
を構成するＧａＩｎＰＮの層３と、オーミック接触のた
めのＮ＋ＧａＡｓの層４と、を含み、自由面上の、Ｇａ
ＡｓＮ層１の１つの下側層はＮ＋不純物がドーピングさ
れてコレクタ接点として用いられる。層３はＧａＡｓに
対してエッチング選択性を有する。層４はＧａＩｎＰに
対してエッチング選択性を有する。
るＧａＡｓ／ＧａＩｎＰ対を選択した。これは本発明を
限定するものではない。物質を変えると、選択的エッチ
ング法も変える。図１は基板上にエピタキシャル成長さ
せられた半導体物質のウェハーの簡略化した断面図であ
る。このウェハーは、ＨＢＴトランジスタのコレクタを
構成するＧａＡｓＮの層１と、トランジスタのベースと
して機能するＰ＋ＧａＡｓの層２と、ＨＢＴのエミッタ
を構成するＧａＩｎＰＮの層３と、オーミック接触のた
めのＮ＋ＧａＡｓの層４と、を含み、自由面上の、Ｇａ
ＡｓＮ層１の１つの下側層はＮ＋不純物がドーピングさ
れてコレクタ接点として用いられる。層３はＧａＡｓに
対してエッチング選択性を有する。層４はＧａＩｎＰに
対してエッチング選択性を有する。
【００１２】更に詳しくいえば、本発明の方法は、反応
性イオンエッチング（ＲＩＥ）のようなドライ法による
エッチングに対して十分な選択性を有する物質の層によ
り構成される任意の垂直構造へ適用できる。本発明の基
礎は、一対の物質を垂直構造内へ挿入することから成
る。ある深さに挿入されたそれらの物質の１つはバリア
層として働き、表面上の他の１つの物質は容易にエッチ
ングされて、マスクの下側に張り出し構造を形成するこ
とを可能にする。
性イオンエッチング（ＲＩＥ）のようなドライ法による
エッチングに対して十分な選択性を有する物質の層によ
り構成される任意の垂直構造へ適用できる。本発明の基
礎は、一対の物質を垂直構造内へ挿入することから成
る。ある深さに挿入されたそれらの物質の１つはバリア
層として働き、表面上の他の１つの物質は容易にエッチ
ングされて、マスクの下側に張り出し構造を形成するこ
とを可能にする。
【００１３】この方法の目的はメタライゼーションの自
己整合であるから、問題のマスクは、ＡｕＧｅ／Ｎｉ／
Ａｕで行われるエミッタメタライゼーション５により構
成される。このＡｕＧｅ／Ｎｉ／Ａｕは合金でＮ＋Ｇａ
Ａｓ上に優れたオーミック接触を形成する。
己整合であるから、問題のマスクは、ＡｕＧｅ／Ｎｉ／
Ａｕで行われるエミッタメタライゼーション５により構
成される。このＡｕＧｅ／Ｎｉ／Ａｕは合金でＮ＋Ｇａ
Ａｓ上に優れたオーミック接触を形成する。
【００１４】図２に示す第２の工程は、矢印で記号化さ
れている反応性イオンエッチングである。この第１のイ
オンエッチングは、エッチング選択性のために半導体物
質の表面層４の表面をきれいにするが、バリア層３との
接触を停止する。しかし、エッチングを続けると、層４
はマスク５の下側の部分６で付随的にエッチングされ
る。
れている反応性イオンエッチングである。この第１のイ
オンエッチングは、エッチング選択性のために半導体物
質の表面層４の表面をきれいにするが、バリア層３との
接触を停止する。しかし、エッチングを続けると、層４
はマスク５の下側の部分６で付随的にエッチングされ
る。
【００１５】一対の物質ＧａＡｓ／ＧａＩｎＰに対して
は、酸素の存在の下におけるＣＣｌ２Ｆ２によるＧａＡ
ｓのイオンエッチングにより、ＧａＩｎＰに対してほぼ
無限の選択製を可能にするとともに、約１分間で２００
ｎｍの深さに部分６をエッチングすることを可能にす
る。
は、酸素の存在の下におけるＣＣｌ２Ｆ２によるＧａＡ
ｓのイオンエッチングにより、ＧａＩｎＰに対してほぼ
無限の選択製を可能にするとともに、約１分間で２００
ｎｍの深さに部分６をエッチングすることを可能にす
る。
【００１６】図３に示す第３の工程中に、ＧＡＩｎＰの
層３を、ＣＨ４とヘリウムまたは水素により第２の反応
性イオンエッチングでエッチングする。ＲＩＥエッチン
グは基本的には異方性であるから、ＧａＩｎＰの層３は
金属マスク５の上で自己整合させられる。エミッタの表
面は金属マスク５の表面そのものである。更に、ＣＨ４
とＨｅまたはＨ２を用いると、エッチングの選択性はＧ
ａＩｎＰとＧａＡｓの間では４のオーダーである。この
ことは、ＧａＩｎＰがＧａＡｓより４倍早くエッチング
されることを意味する。したがって、ベースの層２に接
触した時にエッチングの停止を効率的に制御することが
可能になる。
層３を、ＣＨ４とヘリウムまたは水素により第２の反応
性イオンエッチングでエッチングする。ＲＩＥエッチン
グは基本的には異方性であるから、ＧａＩｎＰの層３は
金属マスク５の上で自己整合させられる。エミッタの表
面は金属マスク５の表面そのものである。更に、ＣＨ４
とＨｅまたはＨ２を用いると、エッチングの選択性はＧ
ａＩｎＰとＧａＡｓの間では４のオーダーである。この
ことは、ＧａＩｎＰがＧａＡｓより４倍早くエッチング
されることを意味する。したがって、ベースの層２に接
触した時にエッチングの停止を効率的に制御することが
可能になる。
【００１７】Ｓｉ３Ｎ４のような絶縁体層で全構造を覆
うために、スパッタリングまたは化学的付着のような既
知の方法を用いる。ＧａＡｓのようなIII −Ｖ族化合物
に対しては、Ｓｉ３Ｎ４の方がＳｉ０２より好ましい。
うために、スパッタリングまたは化学的付着のような既
知の方法を用いる。ＧａＡｓのようなIII −Ｖ族化合物
に対しては、Ｓｉ３Ｎ４の方がＳｉ０２より好ましい。
【００１８】全ての表面上で付着が等しく行われるよう
に、選択される方法は異方性である。それらの表面は、
エミッタ面５の上の７と、エミッタ層３のヘリ上の８
と、メサの側面上の９とである。ＧａＡｓの層４に付属
的にエッチングされた部分６が存在することにより、絶
縁体層にくぼみ１０が生ずる結果となる。
に、選択される方法は異方性である。それらの表面は、
エミッタ面５の上の７と、エミッタ層３のヘリ上の８
と、メサの側面上の９とである。ＧａＡｓの層４に付属
的にエッチングされた部分６が存在することにより、絶
縁体層にくぼみ１０が生ずる結果となる。
【００１９】自己整合された面の付着後にエミッタメタ
ライゼーションとベース面の間の短絡を阻止するのはそ
のくぼみ１０である。というのは、くぼみ１０の底には
金属が付着させられないからである。
ライゼーションとベース面の間の短絡を阻止するのはそ
のくぼみ１０である。というのは、くぼみ１０の底には
金属が付着させられないからである。
【００２０】したがって、本発明の方法の第５の工程
は、メタライゼーションにより置換されるその絶縁層の
部分をなくすことにある。図５から、メタライゼーショ
ン５の上に付着された層７と、ＧａＩｎＰからなるエミ
ッタ３の周囲でベース層２の上に付着された層８とがな
くされていることがわかる。それらの層７と８はＳＦ６
による第３の反応性イオンエッチングにより除去された
ものである。このエッチングは異方性であって、絶縁体
９により覆われた盛り上がったパターンの側面部を残
す。
は、メタライゼーションにより置換されるその絶縁層の
部分をなくすことにある。図５から、メタライゼーショ
ン５の上に付着された層７と、ＧａＩｎＰからなるエミ
ッタ３の周囲でベース層２の上に付着された層８とがな
くされていることがわかる。それらの層７と８はＳＦ６
による第３の反応性イオンエッチングにより除去された
ものである。このエッチングは異方性であって、絶縁体
９により覆われた盛り上がったパターンの側面部を残
す。
【００２１】最後に、図６に示すように、ベース接点を
金属たとえばＴｉ／Ｐｔ／Ａｕの蒸着により付着する。
エミッタの金属接点５に層１１を付着する。それらの層
１２、１３はベース層２上に付着され、層５、４、３に
対して自己整合させられる。層１２、１３からメサ３の
脚までの距離を５０ｎｍというように短くできる。
金属たとえばＴｉ／Ｐｔ／Ａｕの蒸着により付着する。
エミッタの金属接点５に層１１を付着する。それらの層
１２、１３はベース層２上に付着され、層５、４、３に
対して自己整合させられる。層１２、１３からメサ３の
脚までの距離を５０ｎｍというように短くできる。
【００２２】このメタライゼーション操作中に、メサの
側面すなわち絶縁体層９の上に金属粒子が付着すること
が普通である。しかし、用いられる蒸着法はほぼ方向性
を有してるから、くぼみ１０の底には金属は付着しな
い。したがって、絶縁体層９に金属粒子が付着したとし
ても、くぼみ１０の所で途切れるから、エミッタとベー
スの間の洩れすなわち短絡が阻止される。
側面すなわち絶縁体層９の上に金属粒子が付着すること
が普通である。しかし、用いられる蒸着法はほぼ方向性
を有してるから、くぼみ１０の底には金属は付着しな
い。したがって、絶縁体層９に金属粒子が付着したとし
ても、くぼみ１０の所で途切れるから、エミッタとベー
スの間の洩れすなわち短絡が阻止される。
【００２３】以上、ＨＢＴ型縦形トランジスタの例につ
いて本発明を説明したが、メタライゼーションを自己整
合することを目的として、容易にエッチングできる層４
を困難なしに上に付加できる少なくとも１つのメサ層３
を含む任意の装置へ本発明を適用できることが、当業者
は容易にわかるであろう。したがって、図６に示す電界
効果トランジスタにおいて、ソース電極と、ゲート電極
と、ドレイン電極とへメタライゼーション１２、１１，
１３がそれぞれ付着され、このトランジスタの能動層す
なわちチャネルが２で示されていることを当業者は容易
に識別することであろう。
いて本発明を説明したが、メタライゼーションを自己整
合することを目的として、容易にエッチングできる層４
を困難なしに上に付加できる少なくとも１つのメサ層３
を含む任意の装置へ本発明を適用できることが、当業者
は容易にわかるであろう。したがって、図６に示す電界
効果トランジスタにおいて、ソース電極と、ゲート電極
と、ドレイン電極とへメタライゼーション１２、１１，
１３がそれぞれ付着され、このトランジスタの能動層す
なわちチャネルが２で示されていることを当業者は容易
に識別することであろう。
【００２４】以下に、１つの用途例における本発明の方
法の利点について述べる。 −−ＲＩＥ型エッチング、すなわち、再現可能なエッチ
ングにより被制御くぼみのエッチング。 −−エミッタの側面部の自動パッシベーション。 −−エミッタの脚の既知の形状。 −−装置の性能を劣化させる可能性が非常に高いイオン
照射工程がないこと。 −−ベース・エミッタ接合における表面電流が制限され
る、そしてエミッタの脚とベースオーミック接触との間
が被覆されること。
法の利点について述べる。 −−ＲＩＥ型エッチング、すなわち、再現可能なエッチ
ングにより被制御くぼみのエッチング。 −−エミッタの側面部の自動パッシベーション。 −−エミッタの脚の既知の形状。 −−装置の性能を劣化させる可能性が非常に高いイオン
照射工程がないこと。 −−ベース・エミッタ接合における表面電流が制限され
る、そしてエミッタの脚とベースオーミック接触との間
が被覆されること。
【００２５】本発明は、III −Ｖおよび II − VI 族の
物質はもちろん、シリコン、シリコンーゲルマニウム、
シリコンカ−バイド、またはダイヤモンドのような物質
にも応用できることが明らかである。本発明の方法は、
第１の物質のエッチングが第２の物質に対して選択的で
あり、第２の物質のエッチングが第１の物質に対して選
択的であるように、２種類の半導体物質と２種類のエッ
チング法を用いる必要によってのみ限定される。
物質はもちろん、シリコン、シリコンーゲルマニウム、
シリコンカ−バイド、またはダイヤモンドのような物質
にも応用できることが明らかである。本発明の方法は、
第１の物質のエッチングが第２の物質に対して選択的で
あり、第２の物質のエッチングが第１の物質に対して選
択的であるように、２種類の半導体物質と２種類のエッ
チング法を用いる必要によってのみ限定される。
【図１】自己整合させられた面を形成する本発明の方法
の第１の工程を示す断面図。
の第１の工程を示す断面図。
【図２】自己整合させられた面を形成する本発明の方法
の第２の工程を示す断面図。
の第２の工程を示す断面図。
【図３】自己整合させられた面を形成する本発明の方法
の第３の工程を示す断面図。
の第３の工程を示す断面図。
【図４】自己整合させられた面を形成する本発明の方法
の第４の工程を示す断面図。
の第４の工程を示す断面図。
【図５】自己整合させられた面を形成する本発明の方法
の第５の工程を示す断面図。
の第５の工程を示す断面図。
【図６】自己整合させられた面を形成する本発明の方法
の第６の工程を示す断面図。
の第６の工程を示す断面図。
１ コレクタ層 ２ ベース層 ３ エミッタ層 ４ オーミック接点 ５ 金属マスク １１、１２、１３，メタライゼーション
Claims (3)
- 【請求項１】第１のメタライゼーションと第２の半導体
物質の間に配置されている第１の半導体層がより大きく
エッチングされるように、一対の半導体物質が一対のエ
ッチング法に関して異なるやり方で反応し、このように
して形成された張り出し構造が、盛り上がったパターン
の上に設けられる第１のメタライゼーションと、パター
ンの最下部に設けられる少なくとも第２の面との間の絶
縁に関与することを特徴とする盛り上がったパターンに
より自己整合させられるトランジスタの電極メタライゼ
ーションを行う方法。 - 【請求項２】請求項１記載の方法において、 第１の半導体物質の層と第２の半導体物質の層を既に有
する半導体基板から将来の第１のトランジスタ電極の場
所に金属マスクを付着する工程と、 ヘリウムの存在の下における塩素化合物による第１の反
応性イオンエッチング（ＲＩＥ）により、第１の半導体
物質で構成された第１の層をエッチングし、金属マスク
の下を付随的にエッチングする工程と、 水素の存在の下におけるメタンによる第２の反応性イオ
ンエッチングにより、金属マスクにより自己整合されて
いる第２の半導体物質で構成された第２の層をエッチン
グする工程と、 無方向性法により、第１の半導体層と第２の半導体層お
よび金属マスクにより形成された盛り上がったパターン
の上に絶縁体層を付着する工程と、 六ふっ化硫黄の第３の反応性イオンエッチングにより、
金属マスクと盛り上がったパターンの脚とに付着されて
いる絶縁体層を除去する工程と、 パターンにより自己整合され、かつ絶縁側壁内に形成さ
れている張り出し構造により互いに絶縁されている第１
のメタライゼーションと第２のメタライゼーションを方
向性法により除去する工程と、 を備え、 マスクの下側の付随的エッチングが絶縁側壁中にくぼみ
を生じさせることを特徴とする方法。 - 【請求項３】請求項１記載の方法において、第１の半導
体物質はＧａＡｓであり、第２の半導体物質はＧａＩｎ
Ｐであることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9012442A FR2667724B1 (fr) | 1990-10-09 | 1990-10-09 | Procede de realisation des metallisations d'electrodes d'un transistor. |
| FR9012442 | 1990-10-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629305A true JPH0629305A (ja) | 1994-02-04 |
Family
ID=9401061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260157A Pending JPH0629305A (ja) | 1990-10-09 | 1991-10-08 | トランジスタの電極メタライゼーションを行う方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5194403A (ja) |
| EP (1) | EP0480803B1 (ja) |
| JP (1) | JPH0629305A (ja) |
| DE (1) | DE69129930T2 (ja) |
| FR (1) | FR2667724B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132303A (ja) * | 1991-11-29 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタおよびその作製方法 |
| FR2697945B1 (fr) * | 1992-11-06 | 1995-01-06 | Thomson Csf | Procédé de gravure d'une hétérostructure de matériaux du groupe III-V. |
| US5330932A (en) * | 1992-12-31 | 1994-07-19 | Texas Instruments Incorporated | Method for fabricating GaInP/GaAs structures |
| US5773334A (en) * | 1994-09-26 | 1998-06-30 | Toyota Jidosha Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| FR2727570B1 (fr) * | 1994-11-25 | 1997-01-24 | Thomson Csf | Amplificateur hyperfrequence monolithique haute integration, a topologie distribuee arborescente |
| FR2736468B1 (fr) * | 1995-07-07 | 1997-08-14 | Thomson Csf | Transistor bipolaire a structure optimisee |
| FR2737342B1 (fr) * | 1995-07-25 | 1997-08-22 | Thomson Csf | Composant semiconducteur avec dissipateur thermique integre |
| KR19980064250A (ko) * | 1996-12-18 | 1998-10-07 | 윌리엄비.켐플러 | 다중 레벨 금속화를 위한 완전히 인캡슐레이팅된 금속 리드 |
| FR2764118B1 (fr) | 1997-05-30 | 2000-08-04 | Thomson Csf | Transistor bipolaire stabilise avec elements isolants electriques |
| FR2792082B1 (fr) | 1999-04-06 | 2003-05-30 | Thomson Csf | Dispositif d'holographie numerique |
| FR2793953B1 (fr) | 1999-05-21 | 2002-08-09 | Thomson Csf | Capacite thermique pour composant electronique fonctionnant en impulsions longues |
| FR2803102B1 (fr) | 1999-12-23 | 2002-03-22 | Thomson Csf | Transistor bipolaire a heterojonction a collecteur en haut et procede de realisation |
| DE10225525A1 (de) * | 2002-06-10 | 2003-12-18 | United Monolithic Semiconduct | Verfahren zur Herstellung eines Hetero-Bipolar-Transistors und Hetero-Bipolar-Transistor |
| US7081415B2 (en) * | 2004-02-18 | 2006-07-25 | Northrop Grumman Corporation | Method of dry plasma etching semiconductor materials |
| US7692223B2 (en) | 2006-04-28 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method for manufacturing the same |
| US8610285B2 (en) | 2011-05-30 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D IC packaging structures and methods with a metal pillar |
| US8664760B2 (en) * | 2011-05-30 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Connector design for packaging integrated circuits |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3801391A (en) * | 1972-09-25 | 1974-04-02 | Bell Telephone Labor Inc | Method for selectively etching alxga1-xas multiplier structures |
| NL7505134A (nl) * | 1975-05-01 | 1976-11-03 | Philips Nv | Werkwijze voor het vervaardigen van een half- geleiderinrichting. |
| JPS631066A (ja) * | 1986-06-19 | 1988-01-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4829347A (en) * | 1987-02-06 | 1989-05-09 | American Telephone And Telegraph Company, At&T Bell Laboratories | Process for making indium gallium arsenide devices |
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2526626B2 (ja) * | 1988-03-14 | 1996-08-21 | 日本電気株式会社 | ヘテロ接合バイポ―ラ・トランジスタおよびその製造方法 |
| JPH01241867A (ja) * | 1988-03-23 | 1989-09-26 | Mitsubishi Electric Corp | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| US4954457A (en) * | 1988-10-31 | 1990-09-04 | International Business Machines Corporation | Method of making heterojunction bipolar transistors |
| US4935797A (en) * | 1988-10-31 | 1990-06-19 | International Business Machines Corporation | Heterojunction bipolar transistors |
| US5097312A (en) * | 1989-02-16 | 1992-03-17 | Texas Instruments Incorporated | Heterojunction bipolar transistor and integration of same with field effect device |
-
1990
- 1990-10-09 FR FR9012442A patent/FR2667724B1/fr not_active Expired - Lifetime
-
1991
- 1991-10-02 US US07/769,837 patent/US5194403A/en not_active Expired - Lifetime
- 1991-10-04 DE DE69129930T patent/DE69129930T2/de not_active Expired - Lifetime
- 1991-10-04 EP EP91402651A patent/EP0480803B1/fr not_active Expired - Lifetime
- 1991-10-08 JP JP3260157A patent/JPH0629305A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0480803B1 (fr) | 1998-08-05 |
| FR2667724B1 (fr) | 1992-11-27 |
| FR2667724A1 (fr) | 1992-04-10 |
| US5194403A (en) | 1993-03-16 |
| DE69129930T2 (de) | 1998-12-17 |
| EP0480803A1 (fr) | 1992-04-15 |
| DE69129930D1 (de) | 1998-09-10 |
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