JPH06268317A - 半導体レーザの製造方法 - Google Patents
半導体レーザの製造方法Info
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- JPH06268317A JPH06268317A JP5188393A JP5188393A JPH06268317A JP H06268317 A JPH06268317 A JP H06268317A JP 5188393 A JP5188393 A JP 5188393A JP 5188393 A JP5188393 A JP 5188393A JP H06268317 A JPH06268317 A JP H06268317A
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Abstract
(57)【要約】
【目的】 再結晶界面に欠陥を生成することなくリッジ
埋め込み構造を作成し、単一横モード制御型半導体レー
ザを高歩留まりで製造する。 【構成】 n-GaAs基板１上にn-バッファ層２、n-クラッ
ド層３、活性層４、p-クラッド層５、p-中間層６、p-キ
ャップ層７を順次堆積する。次にSiO2マスク８及びレジ
ストを堆積し、レジストをストライプ状に形成する。ス
トライプ以外のSiO2マスク８をエッチングする。次にウ
エット及びドライエッチングによりストライプ部分を除
くすべてのp-キャップ層７、p-中間層６、及び一部のp-
Pクラッド層５をエッチング除去しリッジ形状にする。S
iO2マスク８はエッチングされて、その幅はリッジスト
ライプの幅よりも小さくなり、リッジストライプ形成時
にp-キャップ層７のサイドエッチによって生じた隙間を
小さくできる。SiO2マスク８の下に欠陥の多いn-GaAs結
晶がn-電流狭窄層９から分離して堆積しない。
埋め込み構造を作成し、単一横モード制御型半導体レー
ザを高歩留まりで製造する。 【構成】 n-GaAs基板１上にn-バッファ層２、n-クラッ
ド層３、活性層４、p-クラッド層５、p-中間層６、p-キ
ャップ層７を順次堆積する。次にSiO2マスク８及びレジ
ストを堆積し、レジストをストライプ状に形成する。ス
トライプ以外のSiO2マスク８をエッチングする。次にウ
エット及びドライエッチングによりストライプ部分を除
くすべてのp-キャップ層７、p-中間層６、及び一部のp-
Pクラッド層５をエッチング除去しリッジ形状にする。S
iO2マスク８はエッチングされて、その幅はリッジスト
ライプの幅よりも小さくなり、リッジストライプ形成時
にp-キャップ層７のサイドエッチによって生じた隙間を
小さくできる。SiO2マスク８の下に欠陥の多いn-GaAs結
晶がn-電流狭窄層９から分離して堆積しない。
Description
【０００１】
【産業上の利用分野】本発明は単一横モード制御型半導
体レーザを高歩留まりで製造することを目的とする。特
に(AlXGa1-X)YInI-YP系半導体レーザに関する。
体レーザを高歩留まりで製造することを目的とする。特
に(AlXGa1-X)YInI-YP系半導体レーザに関する。
【０００２】
【従来の技術】(AlXGa1-X)YInI-YP系半導体レーザは可
視光領域で発振し、バーコードリーダ、レーザビームプ
リンターや光ディスク等の光情報処理用光源としての用
途があり、最近ますますその重要性を増している。
視光領域で発振し、バーコードリーダ、レーザビームプ
リンターや光ディスク等の光情報処理用光源としての用
途があり、最近ますますその重要性を増している。
【０００３】以下、従来例を用いてダブルヘテロ構造の
横モード制御型赤色半導体レーザの構造及び製造方法に
ついて説明する。
横モード制御型赤色半導体レーザの構造及び製造方法に
ついて説明する。
【０００４】図５に示すようにn-GaAs基板１上にn-GaAs
バッファ層２、n-(Al0.7Ga0.3)0.5In0.5Pクラッド層
３、Ga0.5In0.5P活性層４、p-(Al0.7Ga0.3)0.5In0.5Pク
ラッド層５、p-Ga0.5In0.5P中間層６、p-GaAsキャップ
層７を第一の結晶成長で有機金属気相成長法（ＭＯＶＰ
Ｅ法）等の結晶成長技術を用いて堆積する（図５、
ａ）。次にSiO2等の誘電体マスク８及びレジスト１１を
堆積した後（図５、ｂ）、マスクを用いてフォトリソグ
ラフィー技術によりレジスト１１をストライプ状に形成
する（図５、ｃ）。次にドライエッチングによりストラ
イプ以外のSiO2マスク８をエッチングした後、ストライ
プ上のレジストを除去する（図５、ｄ）。次にウエット
エッチング及びドライエッチングによりストライプ部分
を除くすべてのp-GaAsキャップ層７、p-Ga0.5In0.5P中
間層６、及び一部のp-(Al0.7Ga0.3)0.5In 0.5Pクラッド
層５をエッチング除去し、ストライプ部分をリッジ形状
にする（図５、ｅ、ｆ）。次に図７に示すように第二の
結晶成長によりn-GaAs電流狭窄層９をSiO2マスク８以外
に選択的に堆積した後、図８のようにSiO2マスク８を除
去し、第三の結晶成長によりp-GaAsコンタクト層１０を
堆積する。
バッファ層２、n-(Al0.7Ga0.3)0.5In0.5Pクラッド層
３、Ga0.5In0.5P活性層４、p-(Al0.7Ga0.3)0.5In0.5Pク
ラッド層５、p-Ga0.5In0.5P中間層６、p-GaAsキャップ
層７を第一の結晶成長で有機金属気相成長法（ＭＯＶＰ
Ｅ法）等の結晶成長技術を用いて堆積する（図５、
ａ）。次にSiO2等の誘電体マスク８及びレジスト１１を
堆積した後（図５、ｂ）、マスクを用いてフォトリソグ
ラフィー技術によりレジスト１１をストライプ状に形成
する（図５、ｃ）。次にドライエッチングによりストラ
イプ以外のSiO2マスク８をエッチングした後、ストライ
プ上のレジストを除去する（図５、ｄ）。次にウエット
エッチング及びドライエッチングによりストライプ部分
を除くすべてのp-GaAsキャップ層７、p-Ga0.5In0.5P中
間層６、及び一部のp-(Al0.7Ga0.3)0.5In 0.5Pクラッド
層５をエッチング除去し、ストライプ部分をリッジ形状
にする（図５、ｅ、ｆ）。次に図７に示すように第二の
結晶成長によりn-GaAs電流狭窄層９をSiO2マスク８以外
に選択的に堆積した後、図８のようにSiO2マスク８を除
去し、第三の結晶成長によりp-GaAsコンタクト層１０を
堆積する。
【０００５】このような半導体レーザの構造ではn-GaAs
電流狭窄層９により注入キャリアを活性層中心に狭窄で
き、またリッジ形状の最適化により単一横モード条件を
満足する実効屈折率差をリッジストライプ内外につける
ことができるので光を効果的にストライプ内の活性層近
傍に閉じ込めることができる。
電流狭窄層９により注入キャリアを活性層中心に狭窄で
き、またリッジ形状の最適化により単一横モード条件を
満足する実効屈折率差をリッジストライプ内外につける
ことができるので光を効果的にストライプ内の活性層近
傍に閉じ込めることができる。
【０００６】
【発明が解決しようとする課題】ところが、従来の製造
方法ではリッジストライプを形成する際のウエットエッ
チング時にSiO2マスク８で覆われたp-GaAsキャップ層７
の一部分（図６，Ａ領域）がサイドエッチングされる。
そしてこのままひき続いて第二の結晶成長を行うと図７
に示すように本来のn-GaAs電流狭窄層９から分離してＡ
領域にn-GaAs結晶が成長し、Ｂ領域に空洞ができてしま
う。ＭＯＶＰＥ法による結晶成長ではV族元素の原料と
してAsH3等を使用するが、第二の結晶成長時にＢ領域の
ような空洞ができるとＢ領域の表面においてV族解離を
防止するのに十分なAsH3を供給することができないの
で、Ｂ領域表面はV族の空格子欠陥の多い質の悪い結晶
となる。さらに、SiO2マスク８を除去した後、第三の結
晶成長によりp-GaAsコンタクト層１０を堆積すると図８
に示すようにＢ領域に空洞が生じたり、あるいは空洞が
生じなくても、もともとＢ領域表面の結晶性は悪いので
Ｂ領域の再成長界面には多くの欠陥が生成し、レーザ動
作時にキャリアを注入した場合、Ｂ領域で非発光再結合
が生じてしきい値電流が上がってしまうという問題があ
った。
方法ではリッジストライプを形成する際のウエットエッ
チング時にSiO2マスク８で覆われたp-GaAsキャップ層７
の一部分（図６，Ａ領域）がサイドエッチングされる。
そしてこのままひき続いて第二の結晶成長を行うと図７
に示すように本来のn-GaAs電流狭窄層９から分離してＡ
領域にn-GaAs結晶が成長し、Ｂ領域に空洞ができてしま
う。ＭＯＶＰＥ法による結晶成長ではV族元素の原料と
してAsH3等を使用するが、第二の結晶成長時にＢ領域の
ような空洞ができるとＢ領域の表面においてV族解離を
防止するのに十分なAsH3を供給することができないの
で、Ｂ領域表面はV族の空格子欠陥の多い質の悪い結晶
となる。さらに、SiO2マスク８を除去した後、第三の結
晶成長によりp-GaAsコンタクト層１０を堆積すると図８
に示すようにＢ領域に空洞が生じたり、あるいは空洞が
生じなくても、もともとＢ領域表面の結晶性は悪いので
Ｂ領域の再成長界面には多くの欠陥が生成し、レーザ動
作時にキャリアを注入した場合、Ｂ領域で非発光再結合
が生じてしきい値電流が上がってしまうという問題があ
った。
【０００７】また第二の結晶成長で本来のn-GaAs電流狭
窄層９から分離してＡ領域に成長するn-GaAs結晶の形状
及び大きさはp-GaAsキャップ層７のサイドエッチング状
態の僅かなバラツキによって異なり、ストライプ上でキ
ャリアが活性層側に通過できる実効的なストライプ幅に
バラツキが生じるので、レーザしきい値電流はバラツキ
を持つ。したがってレーザチップの歩留まりが低下する
という問題があった。
窄層９から分離してＡ領域に成長するn-GaAs結晶の形状
及び大きさはp-GaAsキャップ層７のサイドエッチング状
態の僅かなバラツキによって異なり、ストライプ上でキ
ャリアが活性層側に通過できる実効的なストライプ幅に
バラツキが生じるので、レーザしきい値電流はバラツキ
を持つ。したがってレーザチップの歩留まりが低下する
という問題があった。
【０００８】この発明の目的は、以上のような課題を解
決し、リッジストライプ構造を持った単一横モード制御
型半導体レーザを歩留まり良く製造する方法を提供する
ことである。
決し、リッジストライプ構造を持った単一横モード制御
型半導体レーザを歩留まり良く製造する方法を提供する
ことである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
の手段としてリッジストライプ構造を有する段差基板上
の選択成長において、エッチング除去により誘電体マス
クの幅をリッジストライプ幅よりも狭くすることによ
り、リッジストライプ形成時に誘電体マスク下部の半導
体膜の一部がサイドエッチングされたことによって生じ
た隙間を小さくする。
の手段としてリッジストライプ構造を有する段差基板上
の選択成長において、エッチング除去により誘電体マス
クの幅をリッジストライプ幅よりも狭くすることによ
り、リッジストライプ形成時に誘電体マスク下部の半導
体膜の一部がサイドエッチングされたことによって生じ
た隙間を小さくする。
【００１０】
【作用】上記本発明の半導体レーザの製造方法によれ
ば、エッチング除去により誘電体マスクの幅をリッジス
トライプ幅よりも狭くすることによりリッジストライプ
形成時に誘電体マスク下部の半導体膜の一部がサイドエ
ッチングされたことによって生じた隙間を小さくするこ
とができるので、第二の結晶成長でn-GaAs電流狭窄層９
を堆積するときに小さなn-GaAs結晶がn-GaAs電流狭窄層
９から分離して成長することがないので、いかなる第二
の結晶成長においても安定して決まったn-GaAs電流狭窄
層９の形状が得られる。さらに第三の結晶成長時におい
て再結晶界面に空洞や欠陥を誘起することがない。
ば、エッチング除去により誘電体マスクの幅をリッジス
トライプ幅よりも狭くすることによりリッジストライプ
形成時に誘電体マスク下部の半導体膜の一部がサイドエ
ッチングされたことによって生じた隙間を小さくするこ
とができるので、第二の結晶成長でn-GaAs電流狭窄層９
を堆積するときに小さなn-GaAs結晶がn-GaAs電流狭窄層
９から分離して成長することがないので、いかなる第二
の結晶成長においても安定して決まったn-GaAs電流狭窄
層９の形状が得られる。さらに第三の結晶成長時におい
て再結晶界面に空洞や欠陥を誘起することがない。
【００１１】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００１２】図２に示すように、例えばＭＯＶＰＥ法の
結晶成長方法を用いて、まず第一の結晶成長によりn-Ga
As基板１上にn-GaAsバッファ層２、n-(Al0.7Ga0.3)0.5I
n0.5Pクラッド層３、Ga0.5In0.5P活性層４、p-(Al0.7Ga
0.3)0.5In0.5Pクラッド層５、p-Ga0.5In0.5P中間層６、
p-GaAsキャップ層７を順次堆積する（図２、ａ）。原料
ガスとしてはTMG（トリメチルガリウム）、TMA（トリメ
チルアルミニウム）、TMI（トリメチルインジウム）、A
sH3（アルシン）、PH3（ホスフィン）、SiH4（モノシラ
ン）、DEZ（ジエチルジンク）を用いた。次にSiO2マス
ク８及びレジスト１１を堆積した後（図２、ｂ）、マス
クを用いてフォトリソグラフィー技術によりレジスト１
１をストライプ状に形成する（図２、ｃ）。次にドライ
エッチングによりストライプ以外のSiO2マスク８をエッ
チングした後、ストライプ上のレジストを除去する（図
２、ｄ）。次にウエットエッチング及びドライエッチン
グによりストライプ部分を除くすべてのp-GaAsキャップ
層７、p-Ga0.5In0.5P中間層６、及び一部のp-(Al0.7Ga
0.3)0.5In0.5Pクラッド層５をエッチング除去し、スト
ライプ部分をリッジ形状にする（図２、ｅ、ｆ）。次に
HF:NH4F=1:5の液を用いて20秒間エッチングする。これ
によりSiO2マスク８はエッチングされて、その幅は図３
のようにリッジストライプの幅よりも小さくなり、リッ
ジストライプ形成時にp-GaAsキャップ層７のサイドエッ
チングによって生じた隙間（Ａ領域）を小さくできる。
図３の破線はSiO2マスク８のエッチング前の形状であ
る。次に図１に示すように第二の結晶成長によりn-GaAs
電流狭窄層９をSiO2マスク８以外に選択的に堆積した
後、SiO2マスク８を除去する。次に図４に示すように第
三の結晶成長によりp-GaAsコンタクト層１０を堆積す
る。最後にp-GaAsコンタクト層１０側に陽電極、n-GaAs
基板１側に陰電極を形成する。
結晶成長方法を用いて、まず第一の結晶成長によりn-Ga
As基板１上にn-GaAsバッファ層２、n-(Al0.7Ga0.3)0.5I
n0.5Pクラッド層３、Ga0.5In0.5P活性層４、p-(Al0.7Ga
0.3)0.5In0.5Pクラッド層５、p-Ga0.5In0.5P中間層６、
p-GaAsキャップ層７を順次堆積する（図２、ａ）。原料
ガスとしてはTMG（トリメチルガリウム）、TMA（トリメ
チルアルミニウム）、TMI（トリメチルインジウム）、A
sH3（アルシン）、PH3（ホスフィン）、SiH4（モノシラ
ン）、DEZ（ジエチルジンク）を用いた。次にSiO2マス
ク８及びレジスト１１を堆積した後（図２、ｂ）、マス
クを用いてフォトリソグラフィー技術によりレジスト１
１をストライプ状に形成する（図２、ｃ）。次にドライ
エッチングによりストライプ以外のSiO2マスク８をエッ
チングした後、ストライプ上のレジストを除去する（図
２、ｄ）。次にウエットエッチング及びドライエッチン
グによりストライプ部分を除くすべてのp-GaAsキャップ
層７、p-Ga0.5In0.5P中間層６、及び一部のp-(Al0.7Ga
0.3)0.5In0.5Pクラッド層５をエッチング除去し、スト
ライプ部分をリッジ形状にする（図２、ｅ、ｆ）。次に
HF:NH4F=1:5の液を用いて20秒間エッチングする。これ
によりSiO2マスク８はエッチングされて、その幅は図３
のようにリッジストライプの幅よりも小さくなり、リッ
ジストライプ形成時にp-GaAsキャップ層７のサイドエッ
チングによって生じた隙間（Ａ領域）を小さくできる。
図３の破線はSiO2マスク８のエッチング前の形状であ
る。次に図１に示すように第二の結晶成長によりn-GaAs
電流狭窄層９をSiO2マスク８以外に選択的に堆積した
後、SiO2マスク８を除去する。次に図４に示すように第
三の結晶成長によりp-GaAsコンタクト層１０を堆積す
る。最後にp-GaAsコンタクト層１０側に陽電極、n-GaAs
基板１側に陰電極を形成する。
【００１３】SiO2マスク８をエッチングし、リッジスト
ライプ形成時にp-GaAsキャップ層７のサイドエッチング
によって生じた隙間（図３，Ａ領域）を小さくすると、
図１に示すように、第二の結晶成長時においてn-GaAs電
流狭窄層９はSiO2マスク８の下部で分離して堆積するこ
とがない。
ライプ形成時にp-GaAsキャップ層７のサイドエッチング
によって生じた隙間（図３，Ａ領域）を小さくすると、
図１に示すように、第二の結晶成長時においてn-GaAs電
流狭窄層９はSiO2マスク８の下部で分離して堆積するこ
とがない。
【００１４】ところが従来の製造方法のようにp-GaAsキ
ャップ層７のサイドエッチングで生じた隙間（図３，Ａ
領域）をそのままにして第二の結晶成長を行うと図７に
示すように本来のn-GaAs電流狭窄層９から分離してＡ領
域にn-GaAs結晶が成長し、Ｂ領域に空洞ができてしま
う。ＭＯＶＰＥ法による結晶成長ではV族元素の原料と
してAsH3等を使用するが、第二の結晶成長時にＢ領域の
ような空洞ができるとＢ領域の表面においてV族解離を
防止するのに十分なAsH3を供給することができないの
で、Ｂ領域表面はV族の空格子欠陥の多い質の悪い結晶
となる。この基板に対しSiO2マスク８を除去した後、第
三の結晶成長によりp-GaAsコンタクト層１０を堆積する
と図８に示すようにＢ領域に空洞が生じたり、あるいは
もともとＢ領域表面の結晶性は悪いのでＢ領域の再成長
界面には多くの欠陥が生成し、レーザ動作時にキャリア
を注入した場合、Ｂ領域で非発光再結合が生じてしきい
値電流が上がってしまう。
ャップ層７のサイドエッチングで生じた隙間（図３，Ａ
領域）をそのままにして第二の結晶成長を行うと図７に
示すように本来のn-GaAs電流狭窄層９から分離してＡ領
域にn-GaAs結晶が成長し、Ｂ領域に空洞ができてしま
う。ＭＯＶＰＥ法による結晶成長ではV族元素の原料と
してAsH3等を使用するが、第二の結晶成長時にＢ領域の
ような空洞ができるとＢ領域の表面においてV族解離を
防止するのに十分なAsH3を供給することができないの
で、Ｂ領域表面はV族の空格子欠陥の多い質の悪い結晶
となる。この基板に対しSiO2マスク８を除去した後、第
三の結晶成長によりp-GaAsコンタクト層１０を堆積する
と図８に示すようにＢ領域に空洞が生じたり、あるいは
もともとＢ領域表面の結晶性は悪いのでＢ領域の再成長
界面には多くの欠陥が生成し、レーザ動作時にキャリア
を注入した場合、Ｂ領域で非発光再結合が生じてしきい
値電流が上がってしまう。
【００１５】本発明のように第二の結晶成長時において
n-GaAs電流狭窄層９がSiO2マスク８の下部で分離して堆
積することがないとn-GaAs電流狭窄層９の表面全体に対
し、成長のほぼ終了時までV族元素の原料であるAsH3を
供給でき、図１のＸ領域にあるn-GaAs電流狭窄層９表面
にも欠陥が生じにくい。さらに図４に示すようにこの基
板に対しSiO2マスク８を除去した後、第三の結晶成長を
行った場合、n-GaAs電流狭窄層９の表面には小さな空洞
がないのでp-GaAsコンタクト層１０の堆積時に再結晶成
長界面に空洞や欠陥が生じたりすることがない。したが
って、無用な非発光再結合がなくなるので、レーザしき
い値の上昇が回避できる。
n-GaAs電流狭窄層９がSiO2マスク８の下部で分離して堆
積することがないとn-GaAs電流狭窄層９の表面全体に対
し、成長のほぼ終了時までV族元素の原料であるAsH3を
供給でき、図１のＸ領域にあるn-GaAs電流狭窄層９表面
にも欠陥が生じにくい。さらに図４に示すようにこの基
板に対しSiO2マスク８を除去した後、第三の結晶成長を
行った場合、n-GaAs電流狭窄層９の表面には小さな空洞
がないのでp-GaAsコンタクト層１０の堆積時に再結晶成
長界面に空洞や欠陥が生じたりすることがない。したが
って、無用な非発光再結合がなくなるので、レーザしき
い値の上昇が回避できる。
【００１６】また、本発明によればリッジストライプ形
成時のサイドエッチングによって生じた隙間を小さくす
ることができ、第二の結晶成長でn-GaAs電流狭窄層９を
堆積するときに小さなn-GaAs結晶がn-GaAs電流狭窄層９
から分離して成長することがないので、いかなる第二の
結晶成長においても安定して決まったn-GaAs電流狭窄層
９の形状が得られる。したがって従来のようにＡ領域に
小さなn-GaAs結晶がn-GaAs電流狭窄層９から分離して堆
積した場合、その形状はＡ領域のサイドエッチングの状
態に依存して異なるので、注入キャリアが通過する実効
的なストライプ幅にバラツキが生じるということがなく
なるので、レーザチップの歩留まりが上がる。
成時のサイドエッチングによって生じた隙間を小さくす
ることができ、第二の結晶成長でn-GaAs電流狭窄層９を
堆積するときに小さなn-GaAs結晶がn-GaAs電流狭窄層９
から分離して成長することがないので、いかなる第二の
結晶成長においても安定して決まったn-GaAs電流狭窄層
９の形状が得られる。したがって従来のようにＡ領域に
小さなn-GaAs結晶がn-GaAs電流狭窄層９から分離して堆
積した場合、その形状はＡ領域のサイドエッチングの状
態に依存して異なるので、注入キャリアが通過する実効
的なストライプ幅にバラツキが生じるということがなく
なるので、レーザチップの歩留まりが上がる。
【００１７】なお、本実施例ではSiO2マスク８の幅はサ
イドエッチングされたp-GaAsキャップ層７の幅の大きさ
とリッジストライプの幅の大きさの間で説明したが、Si
O2マスク８の幅の大きさをサイドエッチングされたp-Ga
Asキャップ層７の幅の大きさと同じにしても同様の効果
があることは言うまでもない。
イドエッチングされたp-GaAsキャップ層７の幅の大きさ
とリッジストライプの幅の大きさの間で説明したが、Si
O2マスク８の幅の大きさをサイドエッチングされたp-Ga
Asキャップ層７の幅の大きさと同じにしても同様の効果
があることは言うまでもない。
【００１８】また本実施例ではIII-V族化合物半導体で
説明したが他のII-VI族化合物半導体でも同様の効果が
得られることは勿論である。
説明したが他のII-VI族化合物半導体でも同様の効果が
得られることは勿論である。
【００１９】
【発明の効果】本発明の半導体レーザの製造方法によれ
ばSiO2マスク８をエッチングし、リッジストライプ形成
時にp-GaAsキャップ層７のサイドエッチングによって生
じた隙間を小さくすることにより第二の結晶成長時にお
いてn-GaAs電流狭窄層９をSiO2マスク８の下部に分離し
て堆積することがないので、再結晶成長界面に空洞や欠
陥を生成することがない。したがって非発光再結合がほ
とんど起こらない良質な結晶成長ができるのでレーザし
きい値電流の上昇を回避できる。
ばSiO2マスク８をエッチングし、リッジストライプ形成
時にp-GaAsキャップ層７のサイドエッチングによって生
じた隙間を小さくすることにより第二の結晶成長時にお
いてn-GaAs電流狭窄層９をSiO2マスク８の下部に分離し
て堆積することがないので、再結晶成長界面に空洞や欠
陥を生成することがない。したがって非発光再結合がほ
とんど起こらない良質な結晶成長ができるのでレーザし
きい値電流の上昇を回避できる。
【００２０】さらに本発明によれば、リッジストライプ
形成時のサイドエッチングによって生じた隙間を小さく
することができ、第二の結晶成長でn-GaAs電流狭窄層９
を堆積するときに小さなn-GaAs結晶がn-GaAs電流狭窄層
９から分離して成長することがないので、いかなる第二
の結晶成長においても安定して決まったn-GaAs電流狭窄
層９の形状が得られる。したがって注入キャリアが通過
する実効的なストライプ幅にバラツキが生じるというこ
とがなくなるので、レーザチップの歩留まりが上がる。
形成時のサイドエッチングによって生じた隙間を小さく
することができ、第二の結晶成長でn-GaAs電流狭窄層９
を堆積するときに小さなn-GaAs結晶がn-GaAs電流狭窄層
９から分離して成長することがないので、いかなる第二
の結晶成長においても安定して決まったn-GaAs電流狭窄
層９の形状が得られる。したがって注入キャリアが通過
する実効的なストライプ幅にバラツキが生じるというこ
とがなくなるので、レーザチップの歩留まりが上がる。
【図１】本発明の半導体レーザの製造方法の一工程での
素子断面図
素子断面図
【図２】本発明の半導体レーザの製造工程を表す工程順
断面図
断面図
【図３】本発明の半導体レーザの製造方法の一工程での
素子断面図
素子断面図
【図４】本発明の半導体レーザの製造方法の一工程での
素子断面図
素子断面図
【図５】従来の半導体レーザの製造工程を表す工程順断
面図
面図
【図６】従来の半導体レーザの製造方法の一工程での素
子断面図
子断面図
【図７】従来の半導体レーザの製造方法の一工程での素
子断面図
子断面図
【図８】従来の半導体レーザの製造方法の一工程での素
子断面図
子断面図
１ n-GaAs基板 ２ n-GaAsバッファ層 ３ n-(Al0.7Ga0.3)0.5In0.5Pクラッド層 ４ Ga0.5In0.5P活性層 ５ p-(Al0.7Ga0.3)0.5In0.5Pクラッド層 ６ p-Ga0.5In0.5P中間層 ７ p-GaAsキャップ層 ８ SiO2マスク ９ n-GaAs電流狭窄層 １０ p-GaAsコンタクト層 １１ レジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大仲 清司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】活性層とクラッド層を含む半導体多層膜を
有した基板において、ストライプ状の誘電体膜を形成す
る工程と、前記誘電体膜をマスクとしてエッチングによ
り誘電体膜と半導体膜を含むリッジストライプを形成し
た後、エッチングによりマスク幅を前記ストライプ幅よ
りも細くする工程と、前記リッジストライプ周囲に電流
狭窄層を選択成長する工程と、エッチングによりマスク
を除去した後、電流注入層を形成する工程からなること
を特徴とする半導体レーザの製造方法。 - 【請求項２】エピタキシャル成長が有機金属気相成長法
である請求項１記載の半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188393A JPH06268317A (ja) | 1993-03-12 | 1993-03-12 | 半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188393A JPH06268317A (ja) | 1993-03-12 | 1993-03-12 | 半導体レーザの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268317A true JPH06268317A (ja) | 1994-09-22 |
Family
ID=12899287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5188393A Pending JPH06268317A (ja) | 1993-03-12 | 1993-03-12 | 半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268317A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870870B2 (en) | 2001-06-11 | 2005-03-22 | Sharp Kabushiki Kaisha | Semiconductor laser device and process for producing the same |
| US6999488B2 (en) | 2002-07-16 | 2006-02-14 | Sharp Kabushiki Kaisha | Semiconductor laser device capable of preventing a threshold current and an operating current from increasing and manufacturing method therefor |
-
1993
- 1993-03-12 JP JP5188393A patent/JPH06268317A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870870B2 (en) | 2001-06-11 | 2005-03-22 | Sharp Kabushiki Kaisha | Semiconductor laser device and process for producing the same |
| US6999488B2 (en) | 2002-07-16 | 2006-02-14 | Sharp Kabushiki Kaisha | Semiconductor laser device capable of preventing a threshold current and an operating current from increasing and manufacturing method therefor |
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