JP3783244B2 - Ｉｉｉ−ｖ族化合物半導体発光素子の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、III−Ｖ族化合物半導体発光素子の製造方法に関し、特にコンパクトディスクや光ディスク等の光情報処理機器の光源として好適なＡｌＧａＡｓ系またはＡｌＧａＩｎＰ系化合物半導体材料を用いたIII−Ｖ族化合物半導体発光素子の製造方法に関する。
【０００２】
【従来の技術】
ＡｌＧａＡｓ系半導体材料を用いた高性能半導体レーザダイオード（ＬＤ）の構成として、図４に示すような構成が提案されている。
図において、４０１はｎ型ＧａＡｓ基板、４０２はｎ型ＧａＡｓバッファ層、４０３はｎ型Ａｌ0.6Ｇａ0.4Ａｓからなるｎクラッド層、４０５はＡｌ0.14Ｇａ0.86Ａｓ活性層、４０７はｐ型Ａｌ0.6Ｇａ0.4Ａｓからなる第１ｐクラッド層である。ＧａＡｓ活性層４０５のエネルギーギャップが、ＡｌＧａＡｓクラッド層４０３及び４０７のエネルギーギャップより小さい、いわいるダブルヘテロ構造をなしている。
【０００３】
４０６はＡｌＧａＡｓからなる電流ブロック層である。電流ブロック層４０６は、レーザー発振に必要な電流密度を得るために、いわゆる、電流狭窄を行う目的で設けられる。電流ブロック層４０６は、ＳｉＮx などのアモルファス膜からなるマスクを用いて、ｐクラッド層４０７をエッチングしてリッジを形成した後、領域選択成長させることによって形成する。このとき、電流ブロック層４０６のＡｌ組成をｐクラッド層４０７のＡｌ組成よりも大きくすることにより、実屈折率ガイドと呼ばれる光導波構造を達成することができ、しきい値電流や動作電流の低減といったレーザ特性の向上が可能となる。電流ブロック層４０６形成後、ｎ型ＧａＡｓキャップ層４１０、ｐ型ＧａＡｓキャップ層４０８およびＧａＡｓコンタクト層４１１を形成してエピタキシャルウエハの製造は終了する。
【０００４】
【発明が解決しようとする問題点】
レーザーダイオードの特性は、リッジ底部の幅Ｗとリッジ両側のｐクラッド層４０７のエッチング残し膜厚ｄに大きく左右される。幅Ｗはリッジ形成時のエッチングマスクのパターニング精度でほぼ決定される。幅Ｗは通常数μｍ程度であり、設計通りの特性を得るには±０．２μｍ程度の精度が実現できればよいので、再現性良く実現できる範囲にある。一方、残し膜厚ｄはエッチングするｐクラッド層４０７の膜厚均一性に大きく左右される上、ｄの厚みはが約０．２μｍ程度に設定されることが多いのに加え、±０．０３μｍ程度の範囲を実現しないと設計通りの特性を得ることが出来ない。通常リッジ形成時のエッチング量は１〜２．０μｍ程度あり、エピタキシャル層の均一性を±２％に抑えてかつ均一にエッチングできたとしても、残し膜厚ｄのばらつきは±０．０２〜０．０４μｍになってしまう。
【０００５】
さらに、エッチングレートの若干の変動によるエッチング量のばらつきは少なくとも±１％程度あるから、実際には残し膜厚ｄのばらつきは±０．０３μｍ以上になってしまう。このため、目的の特性が高歩留りで得られるエピタキシャルウエハを再現性良く作製することが非常に困難である。
【０００６】
そこで、図３（ａ）記載の様に、ｐクラッド層を第１ｐクラッド層３０５と第２ｐクラッド層３０７の２層に分け、その間にｐ−ＧａＩｎＰまたはｐ−ＡｌＧａＩｎＰ層をエッチングストップ層３０６として設けることにより、残し膜厚ｄが均一になるように制御する方法も提案されている。すなわち、ＳｉＮx をエッチングマスクとして第２ｐクラッド層３０７をエッチストップ層３０６に達するまでエッチングすれば、エッチストップ層３０６と第１ｐクラッド層３０５の膜厚バラツキのみがｄの精度に影響するため、ｄを精度良く制御することができる。ｎ−Ａｌ0.7 Ｇａ0.3Ａｓ電流ブロック層３１０は、エッチング終了後に選択成長により形成する。
【０００７】
図３（ａ）記載の構成により、幅Ｗと残し膜厚ｄの寸法精度は向上させることが出来る。しかしながら、本構成は別の問題点を有している。すなわち、ｎ−Ａｌ0.7 Ｇａ0.3 Ａｓ電流ブロック層３１０を従来の成長温度（６５０〜７５０℃）で成長させると、ｐ−ＧａＡｓキャップ層３０８の側面には多少成長が見られる（図中、３１２）が、リッジの側壁には成長しない。
さらに、このあとエッチングマスクであるＳｉＮx ３０９を除去してｐ−ＧａＡｓコンタクト層３１３を成長させると、リッジの側壁に図３（ｂ）に示すようにボイド３１４が発生してしまい、素子特性や信頼性の低下を招いていた。
【０００８】
【課題を解決するための手段】
本発明の目的は、リッジ底辺の幅Ｗおよび残し膜厚ｄを高寸法精度で形成でき、さらにリッジの側壁にも電流ブロック層が成長するとともに、ボイドの発生も抑制可能な半導体発光素子の製造方法を提供することにある。
本発明者らは、種々の検討を重ねた結果、リッジ側壁のＡｌ組成がリッジ左右（底面）の平坦部に比べて高いために、酸化されやすく、リッジ側壁での核形成が平坦部に比べて起こりにくくなっているのではないかと考え、本発明を完成した。
【０００９】
すなわち、本発明による半導体発光素子の製造方法は、基板上に第１導電型を有する少なくとも１層からなる第１クラッド層と、活性層と、第２導電型を有する少なくとも１層からなる第２クラッド層との少なくとも３層を順次積層し、該第２クラッド層をエッチングしてリッジを形成したのち、リッジの側壁を左右から挟むように電流ブロック層を形成することから成り、且つ該リッジがその左右両側の平坦面を形成する層のＡｌ混晶比よりも大きいＡｌ混晶比を有する層を含んでいるIII−Ｖ族化合物半導体発光素子の製造方法において、該電流ブロック層のＡｌ混晶比が該第２クラッド層のＡｌ混晶比よりも大きく、該電流ブロック層を６５０℃以下で気相成長法により成長させることを特徴とするものである。
【００１０】
以下、本発明につき詳細に説明する。
本発明の製造方法を適用するIII−Ｖ族化合物半導体発光素子としては、ＡｌＧａＡｓ、ＡｌＧａＡｓＰ、ＡｌＧａＩｎＰ、ＡｌＧａＩｎＡｓ、ＡｌＧａＩｎＡｓＰを主要材料とするものを挙げることができる。
【００１１】
本発明において、リッジの両側の底面を形成する層及びＡｌ混晶比がリッジの底面を形成する層のＡｌ混晶比よりも大きい層の材料としては、Ａｌx Ｇａ1-x Ａｓy Ｐ1-y （０≦ｘ≦１、ｙ≦１）または（ＡｌuＧａ1-u）vＩｎ1-vＡｓwＰ1-w（０≦ｕ≦１、０≦ｖ≦１、０≦ｗ≦１）を用いることが出来る。
また、電流ブロック層にはＡｌsＧａ1-sＡｓtＰ1-t（０≦ｓ≦１、０≦ｔ≦１）または（ＡｌmＧａ1-m）nＩｎ1-nＡｓoＰ1-o（０≦ｍ≦１、０≦ｎ≦１、０≦ｏ≦１）が適用できる。
【００１２】
また、リッジ形成時に用いるエッチャントには、リッジ両側の底面を形成する材料に対するエッチングレートがリッジを形成する材料に対するエッチングレートに比べて十分遅い物を選択する。例えばリッジがＧａＡｓ層及びＡｌＧａＡｓ層からなり、リッジ両側の底面がＡｌＧａＩｎＰ系材料からなる場合は、リン酸−過酸化水素系、酒石酸−過酸化水素系などを用いることができる。
【００１３】
また、本発明における電流ブロック層の成長条件は、６５０℃以下であることが好ましく、特に５５０℃以上６００℃以下が好ましい。６５０℃を超える温度で成長させるとリッジ側面への成長が阻害され、コンタクト層成長後のボイド発生原因となる。一方、５５０℃未満では原料の分解効率の低下による混晶組成、成長速度の制御性悪化、膜中への酸素等の不純物混入による結晶性劣化などが顕著であり好ましくない。
【００１４】
ＡｌＧａＡｓＰ電流ブロック層をこのような低温条件で成長させると、成長原料である有機金属から膜中に炭素が混入し易くなり、例えばＡｌ0.7Ｇａ0.3Ａｓの場合ではノンドープで１０18台のｐ型キャリア濃度を示してしまう。そこで、電流ブロック層に高濃度にｎ型のドーパントを導入することが必要になる。ドーパントのうち、両性不純物となりえるシリコン（Ｓｉ）は３×１０18以上のドーピングが困難なので、不適当である。低温条件で高いＡｌ組成を有するＡｌＧａＡｓのドーパントとしては、ＶＩ族のセレン（Ｓｅ）やテルル（Ｔｅ）が好ましい。具体的なドーパントガスとしては、Ｈ2Ｓｅ（セレン化水素）、ＤＥＴｅ（ジエチルテルル）ＤＥＳｅ（ジエチルセレン）、ＤＭＴｅ（ジメチルテルル）等を挙げることができる。
【００１５】
低温成長により側壁への成長が可能となった理由として、側壁へ直接に核形成をし成長しているのではなく、成長種のマイグレーションを低下させることにより、６５０℃以上の高温成長でみられるファッセットの形成が抑制されるためではないかと考えられる。したがって、リッジ側壁を形成する材料が平坦部（リッジ両側の底面）を形成する材料に比べて酸化されやすければ、本発明による製造方法を適用することができる。
【００１６】
【実施例】
以下、本発明を実施例を用いて詳細に説明する。本実施例では、結晶成長法として、膜厚、組成の制御性及び量産性に優れるＭＯＣＶＤ法を用いた。使用した原料ガスはトリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）であり、キャリアガスとして精製により高純度化された水素（Ｈ2）ガスを使用した。
【００１７】
（実施例１）
図１（ｄ）に示す構成を有するエピタキシャルウエハを次のように製造した。まず、ｎ型ＧａＡｓ（１００）基板１０１上にｎ型ＧａＡｓバッファー層１０２（厚み０．５μｍ）、ｎ型Ａｌ0.6Ｇａ0.4Ａｓクラッド層１０３（厚み１．５μｍ）、Ａｌ0.14Ｇａ0.86Ａｓ活性層１０４（厚み０．０５μｍ）、ｐ型Ａｌ0.6 Ｇａ0.4 Ａｓ第１クラッド層１０５（厚み０．２μｍ）、ｐ型Ｇａ0.5Ｉｎ0.5Ｐエッチストップ層１０６（厚み０．０１μｍ）ｐ型Ａｌ0.6 Ｇａ0.4Ａｓ第２クラッド層１０７（厚み１．３μｍ）、ｐ型ＧａＡｓキャップ層１０８（厚み０．２μｍ）を順次成長させた（図１（ａ））。
【００１８】
次に、リッジを形成する部分にエッチングマスクとしてＳｉＮx 膜１０９を形成した。続いて、リン酸−過酸化水素系エッチャントを用いてｐ型Ａｌ0.6Ｇａ0.4Ａｓ第２クラッド層１０７及びキャップ層１０８をエッチングして、リッジを形成した（図１（ｂ））。このエッチングにより、残し膜厚ｄはエッチストップ層１０６と第１クラッド層１０５の合計厚み、０．２μｍとなる。
【００１９】
リッジが形成されたウェハをＭＯＣＶＤ装置に設置して、ｎ型Ａｌ0.7Ｇａ0.3Ａｓ層１１０を電流ブロック層として、キャップ層１０８を含むリッジ部の側面及びエッチングされた層１０７上に１．０μｍ、さらに電流ブロック層１１０上に保護層としてｎ型ＧａＡｓ層１１１を０．３μｍ、何れも５８０℃の低温で成長させた（図１（ｃ））。
【００２０】
ｎ型Ａｌ0.7Ｇａ0.3Ａｓ（電流ブロック層１１０）のドーパントガスにＳｉ2Ｈ6を用いると、前述の理由によりｎ型にすることが困難なため、Ｈ2Ｓｅ（セレン化水素）を用いた。さらに、電流ブロック層１１０の成長中、III族原料の１／５モル程度のＨＣｌガスを成長空間に導入して、ＳｉＮx 膜上への多結晶の堆積を抑制した。
保護層１１１の成長が終了したら、ＳｉＮx 膜１０９を除去し、ｐ型ＧａＡｓコンタクト層１１２を２μｍ成長させてエピタキシャルウェハの製造を終了した（図１（ｄ））。
【００２１】
得られたエピタキシャルウェハに電極を蒸着した後、劈開により、ファブリー・ペロー面を形成してレーザダイオードを作成した。しきい値電流は共振器長３５０μｍ、リッジ幅Ｗが３μｍで約２０ｍＡと非常に低く、かつ面内での均一性も２インチウェハで±５％程度と非常に良好であった。
【００２２】
なお、本実施例における結晶成長条件は、成長温度６５０〜８００℃（選択成長のみ５８０℃）、圧力１０2 ｈＰａ、Ｖ／III 比２５〜５０（ＧａＡｓまたはＡｌＧａＡｓ）及び５００（ＧａＩｎＰ）、成長速度２〜４μｍ／ｈｒ（ＧａＡｓまたはＡｌＧａＡｓ）及び１．５μｍ／ｈｒ（ＧａＩｎＰ）である。
【００２３】
（実施例２）
図２は、本発明の製造方法を実施例１と異なる材料系のウエハに適用した別の実施例を示す。図２構成は、図１構成のエピタキシャルウエハと、ｎ型クラッド層が２層から構成される点のみ異なり、製造方法は実施例１と同様であるため、製造過程の図は省いて説明する。
ｎ型ＧａＡｓ（１００）基板２０１上にｎ型ＧａＡｓバッファー層２０２（厚み０．５μｍ）、ｎ型Ａｌ0.7Ｇａ0.3Ａｓ第１クラッド層２０３（厚み１．５μｍ）、ｎ型（Ａｌ0.7 Ｇａ0.3 ）0.5 Ｉｎ0.5 Ｐ第２クラッド層２０４（厚み０．１５μｍ）、活性層２０５をＧａ0.5 Ｉｎ0.5 Ｐ（０．０６μｍ）、ｐ型（Ａｌ0.5 Ｇａ0.5 ）0.5 Ｉｎ0.5 Ｐ第３クラッド層２０６（厚み０．１５μｍ）、ｐ型Ａｌ0.7 Ｇａ0.3 Ａｓ第４クラッド層２０７（厚み１．５μｍ）、ｐ型ＧａＡｓキャップ層２０８（厚み０．２μｍ）を順次成長させた。
【００２４】
次に、リッジを形成する部分にＳｉＮx 膜（図示せず）を形成した。続いて、リン酸−過酸化水素系エッチャントを用いて、第４クラッド層２０７及びキャップ層２０９をエッチングしてリッジを形成した。本実施例においては、第２クラッド層２０４が実施例１におけるエッチストップ層の機能を有するため、エッチング残し膜厚ｄは第２クラッド層２０４の厚みと等しく、０．１５μｍとなる。
【００２５】
リッジが形成されたウェハ（図１（ｂ）に相当）をＭＯＣＶＤ装置に設置し、電流ブロック層２１１としてｎ型Ａｌ0.8 Ｇａ0.2 Ａｓをキャップ層２０８を含むリッジ部の側面及び第４クラッド層２０７のエッチングにより露出した第２クラッド層２０４上に１．５μｍ成長させる。このときのｎ型Ａｌ0.8 Ｇａ0.2 Ａｓのドーパントガスには実施例１と同様にＨ2Ｓｅを用いた。
【００２６】
さらに電流ブロック層２１１上に保護層としてｎ型ＧａＡｓ層２１２を０．２μｍ成長させた（図１（ｃ）に相当）。このとき、Ａｌ0.8 Ｇａ0.2 Ａｓ層のＳｉＮx 膜上への多結晶の堆積を抑制するために成長中にIII族原料の１／５モル程度のＨＣｌガスを成長空間に導入した。
【００２７】
最後に、ＳｉＮx 膜を除去した後、ｐ型ＧａＡｓコンタクト層２１３を２μｍ成長させて本発明のエピタキシャルウェハの製造を終了した。
【００２８】
得られたエピタキシャルウェハに電極を蒸着した後、ダイシングし、劈開により、ファブリー・ペロー面を形成してレーザダイオードを作成した。しきい値電流は共振器長３５０μｍ、リッジ幅Ｗが３μｍで２０ｍＡと非常に低く、かつ面内での均一性も２インチウェハで±５％程度と非常に良好であった。さらに従来のＡｌＧａＩｎＰリッジに対してＡｌＧａＡｓをリッジに用いたことにより、素子抵抗も大幅に低減できた。
【００２９】
実施例２における結晶成長条件は、成長温度６５０〜７５０℃（ただし、選択成長は５８０℃）、圧力１０2 ｈＰａ、Ｖ／III 比２５〜５０（ＧａＡｓまたはＡｌＧａＡｓ）及び５００〜７５０（ＧａＩｎＰまたはＡｌＧａＩｎＰ）、成長速度２〜５μｍ／ｈｒ（ＡｌＧａＡｓ）及び１〜２μｍ／ｈｒ（ＧａＩｎＰまたはＡｌＧａＩｎＰ）であった。
【００３０】
上述した実施例のように、電流ブロック層を比較的低温で成長させようとした場合、ハイドライドガスの分解効率が大きく低下し、問題となる。そこで、低温領域でも分解効率の高いターシャリーブチルアルシン（ＴＢＡ）やターシャリーブチルホスフィン（ＴＢＰ）をＶ族原料に用いることにより、基板表面での実質的なＶ／III比を高めることも結晶性向上の面で効果的である。
【００３１】
実施例１及び２ではｎ型基板を用いたが、ｐ型基板を用いて上記の構造の各層の導電型を反転させてエピタキシャルウェハを作製させてもよい。また、結晶成長法はＭＯＣＶＤ法に限定されるものではなく、ＭＢＥ法、ＣＢＥ法等の気相成長法においても本発明を適用することができる。
【００３２】
【発明の効果】
異常説明したように、本発明によれば、選択成長により形成される電流ブロック層の埋め込み形状を改善することができ、発光素子の特性及び信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１実施例を説明する図
【図２】 本発明の第２実施例を説明する図
【図３】 従来法による問題点を説明する図
【図４】 エッチストップ層を用いない従来構成を示す図
【符号の説明】
１０１，２０１，３０１，４０１ 基板
１０２，２０２，３０２，４０２ バッファ層
１０３，２０３，２０４，３０３，４０３ ｎクラッド層
１０４，２０５，３０４，４０５ 活性層
１０５，１０７，２０６，２０７，３０５，３０７，４０７
ｐクラッド層
１０６，３０６ エッチストップ層
１０８，１１１，２０８，２１２，３０８，３１１，４０８，４１０キャップ層（保護層）
１０９，３０９ エッチングマスク
１１０，２１１，３１０，４０６ 電流ブロック層
１１２，２１３，３１３，４１１ コンタクト層
３１４ ボイド
【産業上の利用分野】
本発明は、III−Ｖ族化合物半導体発光素子の製造方法に関し、特にコンパクトディスクや光ディスク等の光情報処理機器の光源として好適なＡｌＧａＡｓ系またはＡｌＧａＩｎＰ系化合物半導体材料を用いたIII−Ｖ族化合物半導体発光素子の製造方法に関する。
【０００２】
【従来の技術】
ＡｌＧａＡｓ系半導体材料を用いた高性能半導体レーザダイオード（ＬＤ）の構成として、図４に示すような構成が提案されている。
図において、４０１はｎ型ＧａＡｓ基板、４０２はｎ型ＧａＡｓバッファ層、４０３はｎ型Ａｌ0.6Ｇａ0.4Ａｓからなるｎクラッド層、４０５はＡｌ0.14Ｇａ0.86Ａｓ活性層、４０７はｐ型Ａｌ0.6Ｇａ0.4Ａｓからなる第１ｐクラッド層である。ＧａＡｓ活性層４０５のエネルギーギャップが、ＡｌＧａＡｓクラッド層４０３及び４０７のエネルギーギャップより小さい、いわいるダブルヘテロ構造をなしている。
【０００３】
４０６はＡｌＧａＡｓからなる電流ブロック層である。電流ブロック層４０６は、レーザー発振に必要な電流密度を得るために、いわゆる、電流狭窄を行う目的で設けられる。電流ブロック層４０６は、ＳｉＮx などのアモルファス膜からなるマスクを用いて、ｐクラッド層４０７をエッチングしてリッジを形成した後、領域選択成長させることによって形成する。このとき、電流ブロック層４０６のＡｌ組成をｐクラッド層４０７のＡｌ組成よりも大きくすることにより、実屈折率ガイドと呼ばれる光導波構造を達成することができ、しきい値電流や動作電流の低減といったレーザ特性の向上が可能となる。電流ブロック層４０６形成後、ｎ型ＧａＡｓキャップ層４１０、ｐ型ＧａＡｓキャップ層４０８およびＧａＡｓコンタクト層４１１を形成してエピタキシャルウエハの製造は終了する。
【０００４】
【発明が解決しようとする問題点】
レーザーダイオードの特性は、リッジ底部の幅Ｗとリッジ両側のｐクラッド層４０７のエッチング残し膜厚ｄに大きく左右される。幅Ｗはリッジ形成時のエッチングマスクのパターニング精度でほぼ決定される。幅Ｗは通常数μｍ程度であり、設計通りの特性を得るには±０．２μｍ程度の精度が実現できればよいので、再現性良く実現できる範囲にある。一方、残し膜厚ｄはエッチングするｐクラッド層４０７の膜厚均一性に大きく左右される上、ｄの厚みはが約０．２μｍ程度に設定されることが多いのに加え、±０．０３μｍ程度の範囲を実現しないと設計通りの特性を得ることが出来ない。通常リッジ形成時のエッチング量は１〜２．０μｍ程度あり、エピタキシャル層の均一性を±２％に抑えてかつ均一にエッチングできたとしても、残し膜厚ｄのばらつきは±０．０２〜０．０４μｍになってしまう。
【０００５】
さらに、エッチングレートの若干の変動によるエッチング量のばらつきは少なくとも±１％程度あるから、実際には残し膜厚ｄのばらつきは±０．０３μｍ以上になってしまう。このため、目的の特性が高歩留りで得られるエピタキシャルウエハを再現性良く作製することが非常に困難である。
【０００６】
そこで、図３（ａ）記載の様に、ｐクラッド層を第１ｐクラッド層３０５と第２ｐクラッド層３０７の２層に分け、その間にｐ−ＧａＩｎＰまたはｐ−ＡｌＧａＩｎＰ層をエッチングストップ層３０６として設けることにより、残し膜厚ｄが均一になるように制御する方法も提案されている。すなわち、ＳｉＮx をエッチングマスクとして第２ｐクラッド層３０７をエッチストップ層３０６に達するまでエッチングすれば、エッチストップ層３０６と第１ｐクラッド層３０５の膜厚バラツキのみがｄの精度に影響するため、ｄを精度良く制御することができる。ｎ−Ａｌ0.7 Ｇａ0.3Ａｓ電流ブロック層３１０は、エッチング終了後に選択成長により形成する。
【０００７】
図３（ａ）記載の構成により、幅Ｗと残し膜厚ｄの寸法精度は向上させることが出来る。しかしながら、本構成は別の問題点を有している。すなわち、ｎ−Ａｌ0.7 Ｇａ0.3 Ａｓ電流ブロック層３１０を従来の成長温度（６５０〜７５０℃）で成長させると、ｐ−ＧａＡｓキャップ層３０８の側面には多少成長が見られる（図中、３１２）が、リッジの側壁には成長しない。
さらに、このあとエッチングマスクであるＳｉＮx ３０９を除去してｐ−ＧａＡｓコンタクト層３１３を成長させると、リッジの側壁に図３（ｂ）に示すようにボイド３１４が発生してしまい、素子特性や信頼性の低下を招いていた。
【０００８】
【課題を解決するための手段】
本発明の目的は、リッジ底辺の幅Ｗおよび残し膜厚ｄを高寸法精度で形成でき、さらにリッジの側壁にも電流ブロック層が成長するとともに、ボイドの発生も抑制可能な半導体発光素子の製造方法を提供することにある。
本発明者らは、種々の検討を重ねた結果、リッジ側壁のＡｌ組成がリッジ左右（底面）の平坦部に比べて高いために、酸化されやすく、リッジ側壁での核形成が平坦部に比べて起こりにくくなっているのではないかと考え、本発明を完成した。
【０００９】
すなわち、本発明による半導体発光素子の製造方法は、基板上に第１導電型を有する少なくとも１層からなる第１クラッド層と、活性層と、第２導電型を有する少なくとも１層からなる第２クラッド層との少なくとも３層を順次積層し、該第２クラッド層をエッチングしてリッジを形成したのち、リッジの側壁を左右から挟むように電流ブロック層を形成することから成り、且つ該リッジがその左右両側の平坦面を形成する層のＡｌ混晶比よりも大きいＡｌ混晶比を有する層を含んでいるIII−Ｖ族化合物半導体発光素子の製造方法において、該電流ブロック層のＡｌ混晶比が該第２クラッド層のＡｌ混晶比よりも大きく、該電流ブロック層を６５０℃以下で気相成長法により成長させることを特徴とするものである。
【００１０】
以下、本発明につき詳細に説明する。
本発明の製造方法を適用するIII−Ｖ族化合物半導体発光素子としては、ＡｌＧａＡｓ、ＡｌＧａＡｓＰ、ＡｌＧａＩｎＰ、ＡｌＧａＩｎＡｓ、ＡｌＧａＩｎＡｓＰを主要材料とするものを挙げることができる。
【００１１】
本発明において、リッジの両側の底面を形成する層及びＡｌ混晶比がリッジの底面を形成する層のＡｌ混晶比よりも大きい層の材料としては、Ａｌx Ｇａ1-x Ａｓy Ｐ1-y （０≦ｘ≦１、ｙ≦１）または（ＡｌuＧａ1-u）vＩｎ1-vＡｓwＰ1-w（０≦ｕ≦１、０≦ｖ≦１、０≦ｗ≦１）を用いることが出来る。
また、電流ブロック層にはＡｌsＧａ1-sＡｓtＰ1-t（０≦ｓ≦１、０≦ｔ≦１）または（ＡｌmＧａ1-m）nＩｎ1-nＡｓoＰ1-o（０≦ｍ≦１、０≦ｎ≦１、０≦ｏ≦１）が適用できる。
【００１２】
また、リッジ形成時に用いるエッチャントには、リッジ両側の底面を形成する材料に対するエッチングレートがリッジを形成する材料に対するエッチングレートに比べて十分遅い物を選択する。例えばリッジがＧａＡｓ層及びＡｌＧａＡｓ層からなり、リッジ両側の底面がＡｌＧａＩｎＰ系材料からなる場合は、リン酸−過酸化水素系、酒石酸−過酸化水素系などを用いることができる。
【００１３】
また、本発明における電流ブロック層の成長条件は、６５０℃以下であることが好ましく、特に５５０℃以上６００℃以下が好ましい。６５０℃を超える温度で成長させるとリッジ側面への成長が阻害され、コンタクト層成長後のボイド発生原因となる。一方、５５０℃未満では原料の分解効率の低下による混晶組成、成長速度の制御性悪化、膜中への酸素等の不純物混入による結晶性劣化などが顕著であり好ましくない。
【００１４】
ＡｌＧａＡｓＰ電流ブロック層をこのような低温条件で成長させると、成長原料である有機金属から膜中に炭素が混入し易くなり、例えばＡｌ0.7Ｇａ0.3Ａｓの場合ではノンドープで１０18台のｐ型キャリア濃度を示してしまう。そこで、電流ブロック層に高濃度にｎ型のドーパントを導入することが必要になる。ドーパントのうち、両性不純物となりえるシリコン（Ｓｉ）は３×１０18以上のドーピングが困難なので、不適当である。低温条件で高いＡｌ組成を有するＡｌＧａＡｓのドーパントとしては、ＶＩ族のセレン（Ｓｅ）やテルル（Ｔｅ）が好ましい。具体的なドーパントガスとしては、Ｈ2Ｓｅ（セレン化水素）、ＤＥＴｅ（ジエチルテルル）ＤＥＳｅ（ジエチルセレン）、ＤＭＴｅ（ジメチルテルル）等を挙げることができる。
【００１５】
低温成長により側壁への成長が可能となった理由として、側壁へ直接に核形成をし成長しているのではなく、成長種のマイグレーションを低下させることにより、６５０℃以上の高温成長でみられるファッセットの形成が抑制されるためではないかと考えられる。したがって、リッジ側壁を形成する材料が平坦部（リッジ両側の底面）を形成する材料に比べて酸化されやすければ、本発明による製造方法を適用することができる。
【００１６】
【実施例】
以下、本発明を実施例を用いて詳細に説明する。本実施例では、結晶成長法として、膜厚、組成の制御性及び量産性に優れるＭＯＣＶＤ法を用いた。使用した原料ガスはトリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）であり、キャリアガスとして精製により高純度化された水素（Ｈ2）ガスを使用した。
【００１７】
（実施例１）
図１（ｄ）に示す構成を有するエピタキシャルウエハを次のように製造した。まず、ｎ型ＧａＡｓ（１００）基板１０１上にｎ型ＧａＡｓバッファー層１０２（厚み０．５μｍ）、ｎ型Ａｌ0.6Ｇａ0.4Ａｓクラッド層１０３（厚み１．５μｍ）、Ａｌ0.14Ｇａ0.86Ａｓ活性層１０４（厚み０．０５μｍ）、ｐ型Ａｌ0.6 Ｇａ0.4 Ａｓ第１クラッド層１０５（厚み０．２μｍ）、ｐ型Ｇａ0.5Ｉｎ0.5Ｐエッチストップ層１０６（厚み０．０１μｍ）ｐ型Ａｌ0.6 Ｇａ0.4Ａｓ第２クラッド層１０７（厚み１．３μｍ）、ｐ型ＧａＡｓキャップ層１０８（厚み０．２μｍ）を順次成長させた（図１（ａ））。
【００１８】
次に、リッジを形成する部分にエッチングマスクとしてＳｉＮx 膜１０９を形成した。続いて、リン酸−過酸化水素系エッチャントを用いてｐ型Ａｌ0.6Ｇａ0.4Ａｓ第２クラッド層１０７及びキャップ層１０８をエッチングして、リッジを形成した（図１（ｂ））。このエッチングにより、残し膜厚ｄはエッチストップ層１０６と第１クラッド層１０５の合計厚み、０．２μｍとなる。
【００１９】
リッジが形成されたウェハをＭＯＣＶＤ装置に設置して、ｎ型Ａｌ0.7Ｇａ0.3Ａｓ層１１０を電流ブロック層として、キャップ層１０８を含むリッジ部の側面及びエッチングされた層１０７上に１．０μｍ、さらに電流ブロック層１１０上に保護層としてｎ型ＧａＡｓ層１１１を０．３μｍ、何れも５８０℃の低温で成長させた（図１（ｃ））。
【００２０】
ｎ型Ａｌ0.7Ｇａ0.3Ａｓ（電流ブロック層１１０）のドーパントガスにＳｉ2Ｈ6を用いると、前述の理由によりｎ型にすることが困難なため、Ｈ2Ｓｅ（セレン化水素）を用いた。さらに、電流ブロック層１１０の成長中、III族原料の１／５モル程度のＨＣｌガスを成長空間に導入して、ＳｉＮx 膜上への多結晶の堆積を抑制した。
保護層１１１の成長が終了したら、ＳｉＮx 膜１０９を除去し、ｐ型ＧａＡｓコンタクト層１１２を２μｍ成長させてエピタキシャルウェハの製造を終了した（図１（ｄ））。
【００２１】
得られたエピタキシャルウェハに電極を蒸着した後、劈開により、ファブリー・ペロー面を形成してレーザダイオードを作成した。しきい値電流は共振器長３５０μｍ、リッジ幅Ｗが３μｍで約２０ｍＡと非常に低く、かつ面内での均一性も２インチウェハで±５％程度と非常に良好であった。
【００２２】
なお、本実施例における結晶成長条件は、成長温度６５０〜８００℃（選択成長のみ５８０℃）、圧力１０2 ｈＰａ、Ｖ／III 比２５〜５０（ＧａＡｓまたはＡｌＧａＡｓ）及び５００（ＧａＩｎＰ）、成長速度２〜４μｍ／ｈｒ（ＧａＡｓまたはＡｌＧａＡｓ）及び１．５μｍ／ｈｒ（ＧａＩｎＰ）である。
【００２３】
（実施例２）
図２は、本発明の製造方法を実施例１と異なる材料系のウエハに適用した別の実施例を示す。図２構成は、図１構成のエピタキシャルウエハと、ｎ型クラッド層が２層から構成される点のみ異なり、製造方法は実施例１と同様であるため、製造過程の図は省いて説明する。
ｎ型ＧａＡｓ（１００）基板２０１上にｎ型ＧａＡｓバッファー層２０２（厚み０．５μｍ）、ｎ型Ａｌ0.7Ｇａ0.3Ａｓ第１クラッド層２０３（厚み１．５μｍ）、ｎ型（Ａｌ0.7 Ｇａ0.3 ）0.5 Ｉｎ0.5 Ｐ第２クラッド層２０４（厚み０．１５μｍ）、活性層２０５をＧａ0.5 Ｉｎ0.5 Ｐ（０．０６μｍ）、ｐ型（Ａｌ0.5 Ｇａ0.5 ）0.5 Ｉｎ0.5 Ｐ第３クラッド層２０６（厚み０．１５μｍ）、ｐ型Ａｌ0.7 Ｇａ0.3 Ａｓ第４クラッド層２０７（厚み１．５μｍ）、ｐ型ＧａＡｓキャップ層２０８（厚み０．２μｍ）を順次成長させた。
【００２４】
次に、リッジを形成する部分にＳｉＮx 膜（図示せず）を形成した。続いて、リン酸−過酸化水素系エッチャントを用いて、第４クラッド層２０７及びキャップ層２０９をエッチングしてリッジを形成した。本実施例においては、第２クラッド層２０４が実施例１におけるエッチストップ層の機能を有するため、エッチング残し膜厚ｄは第２クラッド層２０４の厚みと等しく、０．１５μｍとなる。
【００２５】
リッジが形成されたウェハ（図１（ｂ）に相当）をＭＯＣＶＤ装置に設置し、電流ブロック層２１１としてｎ型Ａｌ0.8 Ｇａ0.2 Ａｓをキャップ層２０８を含むリッジ部の側面及び第４クラッド層２０７のエッチングにより露出した第２クラッド層２０４上に１．５μｍ成長させる。このときのｎ型Ａｌ0.8 Ｇａ0.2 Ａｓのドーパントガスには実施例１と同様にＨ2Ｓｅを用いた。
【００２６】
さらに電流ブロック層２１１上に保護層としてｎ型ＧａＡｓ層２１２を０．２μｍ成長させた（図１（ｃ）に相当）。このとき、Ａｌ0.8 Ｇａ0.2 Ａｓ層のＳｉＮx 膜上への多結晶の堆積を抑制するために成長中にIII族原料の１／５モル程度のＨＣｌガスを成長空間に導入した。
【００２７】
最後に、ＳｉＮx 膜を除去した後、ｐ型ＧａＡｓコンタクト層２１３を２μｍ成長させて本発明のエピタキシャルウェハの製造を終了した。
【００２８】
得られたエピタキシャルウェハに電極を蒸着した後、ダイシングし、劈開により、ファブリー・ペロー面を形成してレーザダイオードを作成した。しきい値電流は共振器長３５０μｍ、リッジ幅Ｗが３μｍで２０ｍＡと非常に低く、かつ面内での均一性も２インチウェハで±５％程度と非常に良好であった。さらに従来のＡｌＧａＩｎＰリッジに対してＡｌＧａＡｓをリッジに用いたことにより、素子抵抗も大幅に低減できた。
【００２９】
実施例２における結晶成長条件は、成長温度６５０〜７５０℃（ただし、選択成長は５８０℃）、圧力１０2 ｈＰａ、Ｖ／III 比２５〜５０（ＧａＡｓまたはＡｌＧａＡｓ）及び５００〜７５０（ＧａＩｎＰまたはＡｌＧａＩｎＰ）、成長速度２〜５μｍ／ｈｒ（ＡｌＧａＡｓ）及び１〜２μｍ／ｈｒ（ＧａＩｎＰまたはＡｌＧａＩｎＰ）であった。
【００３０】
上述した実施例のように、電流ブロック層を比較的低温で成長させようとした場合、ハイドライドガスの分解効率が大きく低下し、問題となる。そこで、低温領域でも分解効率の高いターシャリーブチルアルシン（ＴＢＡ）やターシャリーブチルホスフィン（ＴＢＰ）をＶ族原料に用いることにより、基板表面での実質的なＶ／III比を高めることも結晶性向上の面で効果的である。
【００３１】
実施例１及び２ではｎ型基板を用いたが、ｐ型基板を用いて上記の構造の各層の導電型を反転させてエピタキシャルウェハを作製させてもよい。また、結晶成長法はＭＯＣＶＤ法に限定されるものではなく、ＭＢＥ法、ＣＢＥ法等の気相成長法においても本発明を適用することができる。
【００３２】
【発明の効果】
異常説明したように、本発明によれば、選択成長により形成される電流ブロック層の埋め込み形状を改善することができ、発光素子の特性及び信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１実施例を説明する図
【図２】 本発明の第２実施例を説明する図
【図３】 従来法による問題点を説明する図
【図４】 エッチストップ層を用いない従来構成を示す図
【符号の説明】
１０１，２０１，３０１，４０１ 基板
１０２，２０２，３０２，４０２ バッファ層
１０３，２０３，２０４，３０３，４０３ ｎクラッド層
１０４，２０５，３０４，４０５ 活性層
１０５，１０７，２０６，２０７，３０５，３０７，４０７
ｐクラッド層
１０６，３０６ エッチストップ層
１０８，１１１，２０８，２１２，３０８，３１１，４０８，４１０キャップ層（保護層）
１０９，３０９ エッチングマスク
１１０，２１１，３１０，４０６ 電流ブロック層
１１２，２１３，３１３，４１１ コンタクト層
３１４ ボイド
Claims (6)
- 基板上に、第１導電型を有する少なくとも１層からなる第１クラッド層と、活性層と、第２導電型を有する少なくとも１層からなる第２クラッド層との少なくとも３層を順次積層し、該第２クラッド層をエッチングしてリッジを形成したのち、リッジの側壁を左右両側から挟むように電流ブロック層を形成することから成り、且つ該リッジがその左右両側の平坦面を形成する層のＡｌ混晶比よりも大きいＡｌ混晶比を有する層を含んでいるIII−Ｖ族化合物半導体発光素子の製造方法において、該リッジがＡｌＧａＡｓで構成されるように該第２クラッド層を形成し、該電流ブロック層を、そのＡｌ混晶比が該第２クラッド層のＡｌ混晶比よりも大きく、かつ実屈折率ガイドが形成される組成として、６５０℃以下で気相成長させることを特徴とするIII−Ｖ族化合物半導体発光素子の製造方法。
- リッジの左右両側の平坦面を形成する層が、ＡｌqＧａ1-qＡｓrＰ1-r（０≦ｑ＜１、ｒ≦１）、または（ＡｌuＧａ1-u）vＩｎ1-vＡｓwＰ1-w（０≦ｕ≦１、０≦ｖ≦１、０≦ｗ≦１、但し、ｕ＝１のときはｖ≠１）で形成されており、かつリッジに含まれているこの平坦面を形成する層よりもＡｌ混晶比の大きい層がＡｌqＧａ1q-Ａｓ（０＜ｑ≦１）で形成されていることを特徴とする請求項１記載のIII−Ｖ族化合物半導体発光素子の製造方法。
- 基板上に、ｎ導電型を有する少なくとも１層からなる第１クラッド層と、活性層と、ｐ導電型を有し且つエッチングストップ層として作用するＧａＩｎＰ又はＡｌＧａＩｎＰ層を包含する第２クラッド層との少なくとも３層を順次形成し、該第２クラッド層をエッチングストップ層までエッチングしてリッジを形成したのち、リッジの側壁を左右両側から挟むように電流ブロック層を形成することから成り、かつ該リッジがその左右両側の平坦面を形成する層のＡｌ混晶比よりも大きいＡｌ混晶比を有する層を含んでいるIII−Ｖ族化合物半導体発光素子の製造方法において、該リッジがＡｌＧａＡｓで構成されるように該第２クラッド層を形成し、該電流ブロック層を、そのＡｌ混晶比が該第２クラッド層のＡｌ混晶比よりも大きく、かつ実屈折率ガイドが形成される組成として、６５０℃以下で気相成長させることを特徴とするIII−Ｖ族化合物半導体発光素子の製造方法。
- 電流ブロック層を５５０℃以上６００℃以下で気相成長法により成長させることを特徴とする請求項１ないし３のいずれか一項に記載のIII−Ｖ族化合物半導体発光素子の製造方法。
- 電流ブロック層を、Ａｌ s Ｇａ 1-s Ａｓ（０＜ｓ≦１）で形成することを特徴とする請求項１ないし４のいずれか一項に記載のIII−Ｖ族化合物半導体発光素子の製造方法
- 電流ブロック層の形成を、成長空間にＨＣｌガスを導入しつつ行うことを特徴とする請求項１ないし５のいずれか一項に記載のIII−Ｖ族化合物半導体発光素子の製造方法。
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