JPH06266659A - 同期セグメントバスとバス通信方法 - Google Patents
同期セグメントバスとバス通信方法Info
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- JPH06266659A JPH06266659A JP3038283A JP3828391A JPH06266659A JP H06266659 A JPH06266659 A JP H06266659A JP 3038283 A JP3038283 A JP 3038283A JP 3828391 A JP3828391 A JP 3828391A JP H06266659 A JPH06266659 A JP H06266659A
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- JP
- Japan
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- level
- segment
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- chip
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 マルチプロセッサシステムにおいて特に有益
な広帯域を有する多重セグメント共用バスと、その共用
バスに接続されるマルチチップキャリヤをモジュール化
してシステムに融通性を与えることである。 【構成】 すべての集積回路コンポーネントは標準形マ
ルチチップキャリヤ上に取り付けられる。各マルチチッ
プキャリヤは集積回路から基板バスへ通信を与えるバス
インタフェースチップを備えている。基板上の複数のマ
ルチチップキャリヤの１つは基板バスからバックプレー
ンバスへ通信を与える別のバスインタフェースチップを
備えている。
な広帯域を有する多重セグメント共用バスと、その共用
バスに接続されるマルチチップキャリヤをモジュール化
してシステムに融通性を与えることである。 【構成】 すべての集積回路コンポーネントは標準形マ
ルチチップキャリヤ上に取り付けられる。各マルチチッ
プキャリヤは集積回路から基板バスへ通信を与えるバス
インタフェースチップを備えている。基板上の複数のマ
ルチチップキャリヤの１つは基板バスからバックプレー
ンバスへ通信を与える別のバスインタフェースチップを
備えている。
Description
【０００１】
【産業上の利用分野】本発明は、チップキャリヤおよび
バスのアーキテクチャの分野、より詳細には多重セグメ
ントパイプラインバス、前記バスに接続されるマルチチ
ップキャリヤ、およびバス通信方法に関するものであ
る。
バスのアーキテクチャの分野、より詳細には多重セグメ
ントパイプラインバス、前記バスに接続されるマルチチ
ップキャリヤ、およびバス通信方法に関するものであ
る。
【０００２】コンピュータのような大型の電子装置は、
一般に、多数の個別集積回路すなわちチップを含んでお
り、チップ間の通信のためそれらのチップを互いに接続
しなければならない。一般に、各チップは１つまたはそ
れ以上のバスに接続されたチップキャリヤに取り付けら
れている。バスは専用バスのこともあり、共用バスのの
こともある。専用バスに接続されたすべてのコンポーネ
ントは、バス上のあらゆる信号の発信元または受信側の
どちらかである。共用バスは、どれか一定の時間に、バ
スに接続された一部のチップへ送信中またはそれらから
受信中でない信号を運ぶことができる。もちろん、接続
された個々のチップへの信号またはそれらのチップから
の信号はバスに置かれる。各チップには、個々の信号が
その動作に関係があるか否かを判断するデバイスが設け
られている。本発明は、共用バスシステムに関するもの
である。
一般に、多数の個別集積回路すなわちチップを含んでお
り、チップ間の通信のためそれらのチップを互いに接続
しなければならない。一般に、各チップは１つまたはそ
れ以上のバスに接続されたチップキャリヤに取り付けら
れている。バスは専用バスのこともあり、共用バスのの
こともある。専用バスに接続されたすべてのコンポーネ
ントは、バス上のあらゆる信号の発信元または受信側の
どちらかである。共用バスは、どれか一定の時間に、バ
スに接続された一部のチップへ送信中またはそれらから
受信中でない信号を運ぶことができる。もちろん、接続
された個々のチップへの信号またはそれらのチップから
の信号はバスに置かれる。各チップには、個々の信号が
その動作に関係があるか否かを判断するデバイスが設け
られている。本発明は、共用バスシステムに関するもの
である。
【０００３】通信システムには、非セグメント方式と多
重セグメント方式がある。非セグメント方式では、信号
は、バスに載せられると、バスの電気的特性とバスへの
接続のために必要な遅延を除き、遅延なしにバスの全長
に伝搬する。多重セグメント方式では、一定期間の間、
信号を保持するレジスタが１個またはそれ以上設けられ
る。したがって、信号は、レジスタに達するまで第１セ
グメントを伝搬し、一定期間の間そのレジスタ内に保持
される。そのあと、信号は次のセグメントへ送られ、そ
のセグメントを伝搬してバスの末端または別のレジスタ
に達する。レジスタ内に保持される期間の間、バスに接
続されたコンポーネントが信号を使用できないとき、そ
の期間はバスの待ち時間と呼ばれる。
重セグメント方式がある。非セグメント方式では、信号
は、バスに載せられると、バスの電気的特性とバスへの
接続のために必要な遅延を除き、遅延なしにバスの全長
に伝搬する。多重セグメント方式では、一定期間の間、
信号を保持するレジスタが１個またはそれ以上設けられ
る。したがって、信号は、レジスタに達するまで第１セ
グメントを伝搬し、一定期間の間そのレジスタ内に保持
される。そのあと、信号は次のセグメントへ送られ、そ
のセグメントを伝搬してバスの末端または別のレジスタ
に達する。レジスタ内に保持される期間の間、バスに接
続されたコンポーネントが信号を使用できないとき、そ
の期間はバスの待ち時間と呼ばれる。
【０００４】
【発明が解決しようとする課題】本発明は、従来の装置
がもつさまざまな欠陥を認識している。従来の装置は、
非セグメントバスを用いて待ち時間をできるだけ短縮し
ようとした。本発明に従って、多重セグメントを含むマ
ルチチップキャリヤを使用することによって得られる広
帯域などの多くの利点は、システムで生じる待ち時間を
補って余りあることがわかった。特に、マルチプロセッ
サシステムにおいては、広帯域の対価として待ち時間を
受容することが有益である。その理由は、マルチプロセ
ッサシステムにおいては、待ち時間の重荷が多数のプロ
セッサに配分されるからである。したがって、マルチプ
ロセッサシステムにおいては、帯域で、キャッシュフィ
ルのような操作を実行することができる速度が決まるの
で、より重要な検討事項は帯域である。
がもつさまざまな欠陥を認識している。従来の装置は、
非セグメントバスを用いて待ち時間をできるだけ短縮し
ようとした。本発明に従って、多重セグメントを含むマ
ルチチップキャリヤを使用することによって得られる広
帯域などの多くの利点は、システムで生じる待ち時間を
補って余りあることがわかった。特に、マルチプロセッ
サシステムにおいては、広帯域の対価として待ち時間を
受容することが有益である。その理由は、マルチプロセ
ッサシステムにおいては、待ち時間の重荷が多数のプロ
セッサに配分されるからである。したがって、マルチプ
ロセッサシステムにおいては、帯域で、キャッシュフィ
ルのような操作を実行することができる速度が決まるの
で、より重要な検討事項は帯域である。
【０００５】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、バスパイプライン処理を使用するセグメ
ントバスを提供する。バスパイプライン処理方式では、
ソース（発信元）からディスティネーション（受信先）
へ運ばれるデータは、ソースから第１バスセグメントに
沿って進み、第２バスセグメントに載せられる前に少な
くとも１個のレジスタ内に一定時間の間保持されたあ
と、ディスティネーションへ進む。これまで、パイプラ
イン処理をデータ処理に使用することは知られている。
データ処理の場合、データは１個またはそれ以上の個々
のパイプラインセグメントの所で変更される。しかし、
本発明は、データ処理に使用するバスではなく、データ
伝送に使用するバスを提供する。データ伝送システムの
場合、データは個々のパイプラインセグメントすなわち
バスセグメントの所で変更されず、それどころか、デー
タはソースからディスティネーションへ運ばれる間に情
報の変更を実質上受けず、ソースを離れたときの形とほ
ぼ等しい形でディスティネーションへ着く。
解決するため、バスパイプライン処理を使用するセグメ
ントバスを提供する。バスパイプライン処理方式では、
ソース（発信元）からディスティネーション（受信先）
へ運ばれるデータは、ソースから第１バスセグメントに
沿って進み、第２バスセグメントに載せられる前に少な
くとも１個のレジスタ内に一定時間の間保持されたあ
と、ディスティネーションへ進む。これまで、パイプラ
イン処理をデータ処理に使用することは知られている。
データ処理の場合、データは１個またはそれ以上の個々
のパイプラインセグメントの所で変更される。しかし、
本発明は、データ処理に使用するバスではなく、データ
伝送に使用するバスを提供する。データ伝送システムの
場合、データは個々のパイプラインセグメントすなわち
バスセグメントの所で変更されず、それどころか、デー
タはソースからディスティネーションへ運ばれる間に情
報の変更を実質上受けず、ソースを離れたときの形とほ
ぼ等しい形でディスティネーションへ着く。
【０００６】本発明は、多重セグメント広帯域バスを提
供する。広帯域にすることは、実際に広いバスを提供す
ることと、高周波バスを提供することの２つを含む。こ
のバスは、毎秒数百メガバイトのデータを与えるため、
少なくとも５０MHz の周波数で使用することが好まし
い。
供する。広帯域にすることは、実際に広いバスを提供す
ることと、高周波バスを提供することの２つを含む。こ
のバスは、毎秒数百メガバイトのデータを与えるため、
少なくとも５０MHz の周波数で使用することが好まし
い。
【０００７】本発明の第１の実施例においては、短いバ
スセグメントを含むマルチチップキャリヤ（以下、ＭＭ
Ｃと略す）の上に、多数のチップが取り付けられる。マ
ルチチップキャリヤは、ＭＭＣバスセグメントと隣接バ
スセグメント（すなわち、基板バス）を連絡するバスイ
ンタフェースチップ（以下、ＢＩＣと略す）を含む。好
ましい実施例においては、すべてのマルチチップキャリ
ヤについて、ＢＩＣの電気的入力特性と出力特性が同じ
になるようにマルチチップキャリヤを構成することこと
によって、チップとシステムの双方の設計上の制約を軽
減すると共にシステムの融通性を向上させている。シス
テムの各セグメントは、所定期間のセグメントサイクル
の間、すなわち信号がセグメントに置かれた時間（たと
えば、前のレジスタから）からその信号が次のセグメン
トに置かれた時間（信号がセグメントレジスタすなわち
バッファ内に保持される時間を含む）までの経過時間の
間、動作する。信号が失われることがないように、セグ
メントサイクルの期間は、セグメント伝搬時間（信号が
セグメントの全長に伝搬するために必要な時間）＋セグ
メントオーバーヘッド時間（信号が確実に読み取ること
ができる値に落ち着くために必要な時間）に等しいか、
それ以上でなければならない。
スセグメントを含むマルチチップキャリヤ（以下、ＭＭ
Ｃと略す）の上に、多数のチップが取り付けられる。マ
ルチチップキャリヤは、ＭＭＣバスセグメントと隣接バ
スセグメント（すなわち、基板バス）を連絡するバスイ
ンタフェースチップ（以下、ＢＩＣと略す）を含む。好
ましい実施例においては、すべてのマルチチップキャリ
ヤについて、ＢＩＣの電気的入力特性と出力特性が同じ
になるようにマルチチップキャリヤを構成することこと
によって、チップとシステムの双方の設計上の制約を軽
減すると共にシステムの融通性を向上させている。シス
テムの各セグメントは、所定期間のセグメントサイクル
の間、すなわち信号がセグメントに置かれた時間（たと
えば、前のレジスタから）からその信号が次のセグメン
トに置かれた時間（信号がセグメントレジスタすなわち
バッファ内に保持される時間を含む）までの経過時間の
間、動作する。信号が失われることがないように、セグ
メントサイクルの期間は、セグメント伝搬時間（信号が
セグメントの全長に伝搬するために必要な時間）＋セグ
メントオーバーヘッド時間（信号が確実に読み取ること
ができる値に落ち着くために必要な時間）に等しいか、
それ以上でなければならない。
【０００８】それぞれの基板に、数個のマルチチップキ
ャリヤが取り付けられる。少なくとも１個のマルチチッ
プキャリヤは、基板バスと隣接バスセグメント（すなわ
ち、バックプレーンバス）とを接続する別のバスインタ
フェースチップを含んでいる。多重セグメントバスのセ
グメントはバランスがとれている。すなわち、各パイプ
ラインセグメントで、同じような遅延が生じる。
ャリヤが取り付けられる。少なくとも１個のマルチチッ
プキャリヤは、基板バスと隣接バスセグメント（すなわ
ち、バックプレーンバス）とを接続する別のバスインタ
フェースチップを含んでいる。多重セグメントバスのセ
グメントはバランスがとれている。すなわち、各パイプ
ラインセグメントで、同じような遅延が生じる。
【０００９】また、本発明は、データソースとディステ
ィネーションの間でデータの計算やその他の修正が生じ
ないデータ通信バスに関するものである。バスは複数の
バスセグメントを含む。バスは複数のバスレベルを有す
ることが好ましい。システムの各バスセグメントは、近
接レベルのバスと通信することが可能である。最高レベ
ルのバスセグメントと最低レベルのバスセグメントを除
き、すべてのバスセグメントは、より高レベルのバスセ
グメントと、より低レベルのバスセグメントの双方と通
信可能であることが好ましい。バスセグメントは、同じ
レベルまたは近接レベルのバスセグメント以外の他のど
のバスセグメントとも直接通信することができないとい
う意味で、バスのレベルは実質上順序付けられている。
バスセグメント間の通信は、データを保持するレジスタ
を使用して行われる。したがって、一定のバスセグメン
トに載せられたデータは、隣のバスセグメントに載せら
れる前に、レジスタ内に保持される。バスは通信バスで
あり、データ計算を伴わないので、最初のレジスタから
受信し、バスに沿って転送され、第２のレジスタに記憶
されたデータは、最初のレジスタ内の情報が第２のレジ
スタ内の情報と実質上同一であるという意味で、不変で
ある。そのあと、データが第２のレジスタから第２のバ
スセグメントを通して第３のレジスタへ転送されたと
き、第３のレジスタに入ったデータは、第１および第２
のレジスタから送られた情報とほぼ同じ情報を有する。
ィネーションの間でデータの計算やその他の修正が生じ
ないデータ通信バスに関するものである。バスは複数の
バスセグメントを含む。バスは複数のバスレベルを有す
ることが好ましい。システムの各バスセグメントは、近
接レベルのバスと通信することが可能である。最高レベ
ルのバスセグメントと最低レベルのバスセグメントを除
き、すべてのバスセグメントは、より高レベルのバスセ
グメントと、より低レベルのバスセグメントの双方と通
信可能であることが好ましい。バスセグメントは、同じ
レベルまたは近接レベルのバスセグメント以外の他のど
のバスセグメントとも直接通信することができないとい
う意味で、バスのレベルは実質上順序付けられている。
バスセグメント間の通信は、データを保持するレジスタ
を使用して行われる。したがって、一定のバスセグメン
トに載せられたデータは、隣のバスセグメントに載せら
れる前に、レジスタ内に保持される。バスは通信バスで
あり、データ計算を伴わないので、最初のレジスタから
受信し、バスに沿って転送され、第２のレジスタに記憶
されたデータは、最初のレジスタ内の情報が第２のレジ
スタ内の情報と実質上同一であるという意味で、不変で
ある。そのあと、データが第２のレジスタから第２のバ
スセグメントを通して第３のレジスタへ転送されたと
き、第３のレジスタに入ったデータは、第１および第２
のレジスタから送られた情報とほぼ同じ情報を有する。
【００１０】本発明のマルチチップキャリヤおよびバス
システムは、システムの応答を容易に予言する明白な特
徴を備えている。従来の装置と比較すると、本発明のバ
スシステムは、拡大された帯域を有し、かつ信号はすべ
てのディスティネーションでほぼ同時に受信される。マ
ルチチップキャリヤは、バスローディングの必要がない
ように設計されており、キャパシタンスを小さくすると
同時に、バスの雑音およびローディングを小さくして、
高周波動作を可能にする。本発明は、少なくともより低
レベルのセグメントに単方向バスを使用することによ
り、バスの使用効率をより高めている。本発明において
は、バスの分割により、有効バス長さ（すなわち、ソー
スからディスティネーションまでの有効長さ）および信
号伝搬時間が短くなり、より高い周波数の通信ができる
ので、より多くの情報を伝送することが可能である。
システムは、システムの応答を容易に予言する明白な特
徴を備えている。従来の装置と比較すると、本発明のバ
スシステムは、拡大された帯域を有し、かつ信号はすべ
てのディスティネーションでほぼ同時に受信される。マ
ルチチップキャリヤは、バスローディングの必要がない
ように設計されており、キャパシタンスを小さくすると
同時に、バスの雑音およびローディングを小さくして、
高周波動作を可能にする。本発明は、少なくともより低
レベルのセグメントに単方向バスを使用することによ
り、バスの使用効率をより高めている。本発明において
は、バスの分割により、有効バス長さ（すなわち、ソー
スからディスティネーションまでの有効長さ）および信
号伝搬時間が短くなり、より高い周波数の通信ができる
ので、より多くの情報を伝送することが可能である。
【００１１】参考文献として、R.Bruce,et al. "High B
andwidth Bus Using Multichip Modules" を参照された
い。
andwidth Bus Using Multichip Modules" を参照された
い。
【００１２】
【実施例】以下、本発明と従来の装置との幾つかの相違
点について説明する。図１に示した略図は、従来のバッ
クプレーンバス／基板バスシステム１０である。このバ
スシステムにおいては、複数の基板１２ａ，１２ｂが共
通バックプレーンバス１６に接続されている。各基板１
２ａ，１２ｂは、それぞれの基板バス１４ａ，１４ｂの
ほかに、チップキャリヤ１８ａ〜１８ｒに取り付けられ
た複数の集積回路すなわちチップを有する。各チップは
専用バス２０ａ〜２０ｒで基板バス１４ａ，１４ｂに接
続されている。このようなシステムは、一般に、非分割
である、すなわちバックプレーンバス１６に置かれた信
号は、レジスタまたはバッファ内に記憶されずに、直接
に基板バス１４ａ，１４ｂに伝わる。基板バス１４ａの
端からの望ましくない反射を防止するため、基板バス１
４ａ，１４ｂに、無限長のバス１４ａを模擬する終端抵
抗器２２が接続されている。
点について説明する。図１に示した略図は、従来のバッ
クプレーンバス／基板バスシステム１０である。このバ
スシステムにおいては、複数の基板１２ａ，１２ｂが共
通バックプレーンバス１６に接続されている。各基板１
２ａ，１２ｂは、それぞれの基板バス１４ａ，１４ｂの
ほかに、チップキャリヤ１８ａ〜１８ｒに取り付けられ
た複数の集積回路すなわちチップを有する。各チップは
専用バス２０ａ〜２０ｒで基板バス１４ａ，１４ｂに接
続されている。このようなシステムは、一般に、非分割
である、すなわちバックプレーンバス１６に置かれた信
号は、レジスタまたはバッファ内に記憶されずに、直接
に基板バス１４ａ，１４ｂに伝わる。基板バス１４ａの
端からの望ましくない反射を防止するため、基板バス１
４ａ，１４ｂに、無限長のバス１４ａを模擬する終端抵
抗器２２が接続されている。
【００１３】個々の集積回路チップ１８ａ〜１８ｒは、
一般に、遭遇する可能性のある最大負荷を駆動するよう
に設計される。このため、一般に、比較的大きな負荷を
駆動するように集積回路を設計しなければならない。
一般に、遭遇する可能性のある最大負荷を駆動するよう
に設計される。このため、一般に、比較的大きな負荷を
駆動するように集積回路を設計しなければならない。
【００１４】図２に示した本発明の第１の実施例におい
ては、バックプレーンバス２８に複数の基板２６ａ，２
６ｂが接続されている。しかし、この実施例において
は、集積回路３０ａ〜３０ｒは、基板バス３２ａ，３２
ｂに個別に接続されておらず、代わり、複数のマルチチ
ップキャリヤ（以下、ＭＣＣと略す）３４ａ〜３４ｆに
取り付けられおり、ＭＣＣ３４が基板２６に取り付けら
れている。バスに対する容量負荷を小さくし、かつ実装
密度を増すために、ＭＣＣ３４は表面に取り付けること
が好ましい。各ＭＣＣ３４は、ＭＣＣバス３６ａ〜３６
ｆを有する。ＭＣＣ３４は、さらに、ＭＣＣ３４と基板
バス３２間の通信を制御するバスインタフェースチップ
（以下、ＢＩＣと略す）３８ａ〜３８ｘを有する。別の
１組のＢＩＣ４０は、基板バス３２ａ，３２ｂとバック
プレーンバス２８間の通信を行う。１組のＢＩＣ４０
は、基板に取り付けるなど、どこに配置してもよいが、
図２に示した実施例では、各基板２６ａ，２６ｂ上のＭ
ＣＣ３４ｃ，３４ｆに配置してある。共用バスは、より
短い数個のバスに分割されており、従来のバスの構造に
比べて、各セグメントバスに取り付けられる部品の数が
少ないので、少なくとも部分的に、広いバス帯域が得ら
れる。
ては、バックプレーンバス２８に複数の基板２６ａ，２
６ｂが接続されている。しかし、この実施例において
は、集積回路３０ａ〜３０ｒは、基板バス３２ａ，３２
ｂに個別に接続されておらず、代わり、複数のマルチチ
ップキャリヤ（以下、ＭＣＣと略す）３４ａ〜３４ｆに
取り付けられおり、ＭＣＣ３４が基板２６に取り付けら
れている。バスに対する容量負荷を小さくし、かつ実装
密度を増すために、ＭＣＣ３４は表面に取り付けること
が好ましい。各ＭＣＣ３４は、ＭＣＣバス３６ａ〜３６
ｆを有する。ＭＣＣ３４は、さらに、ＭＣＣ３４と基板
バス３２間の通信を制御するバスインタフェースチップ
（以下、ＢＩＣと略す）３８ａ〜３８ｘを有する。別の
１組のＢＩＣ４０は、基板バス３２ａ，３２ｂとバック
プレーンバス２８間の通信を行う。１組のＢＩＣ４０
は、基板に取り付けるなど、どこに配置してもよいが、
図２に示した実施例では、各基板２６ａ，２６ｂ上のＭ
ＣＣ３４ｃ，３４ｆに配置してある。共用バスは、より
短い数個のバスに分割されており、従来のバスの構造に
比べて、各セグメントバスに取り付けられる部品の数が
少ないので、少なくとも部分的に、広いバス帯域が得ら
れる。
【００１５】図３と図４に、１個のＭＣＣを示す。ＭＣ
Ｃのシリコン基層４２は銅またはアルミニウムフィン付
きシートシンク５４に取り付けられている。冷却用空気
にされされたヒートシンク５４を通して放熱させるた
め、集積回路３０は、基板２６に面して、基層４２に取
り付けられる。
Ｃのシリコン基層４２は銅またはアルミニウムフィン付
きシートシンク５４に取り付けられている。冷却用空気
にされされたヒートシンク５４を通して放熱させるた
め、集積回路３０は、基板２６に面して、基層４２に取
り付けられる。
【００１６】集積回路３０ａ，３０ｂ，３０ｃ，３０ｄ
は、たとえば通常のワイヤボンディングを用いて、0.00
7 インチ（0.18 mm ）のピッチで、ＭＣＣバス３６ａに
接続される。シリコン基層４２は、好ましい実施例の場
合、典型的な集積回路処理技術を用いて作られた２層の
金属相互接続および接地面とパワー面を有する。金属相
互接続は、ＭＣＣバス３６ａを補完する信号トレースの
ほか、ＢＩＣ３８ａ〜３８ｄをＭＣＣバス３６ａに接続
するトレースを含む。信号トレースは、アルミニウム
で、厚さが３ミクロン、最小幅が２５ミクロン、近接構
造から１００ミクロン離れていることが好ましい。金属
レベルは、絶縁性ポリイミド膜で分離され、１５ミクロ
ンの通路を使用して垂直に接続されている。
は、たとえば通常のワイヤボンディングを用いて、0.00
7 インチ（0.18 mm ）のピッチで、ＭＣＣバス３６ａに
接続される。シリコン基層４２は、好ましい実施例の場
合、典型的な集積回路処理技術を用いて作られた２層の
金属相互接続および接地面とパワー面を有する。金属相
互接続は、ＭＣＣバス３６ａを補完する信号トレースの
ほか、ＢＩＣ３８ａ〜３８ｄをＭＣＣバス３６ａに接続
するトレースを含む。信号トレースは、アルミニウム
で、厚さが３ミクロン、最小幅が２５ミクロン、近接構
造から１００ミクロン離れていることが好ましい。金属
レベルは、絶縁性ポリイミド膜で分離され、１５ミクロ
ンの通路を使用して垂直に接続されている。
【００１７】各マルチチップキャリヤは、コネクタで基
板２６ａ，２６ｂに取り付けられる。コネクタは、好ま
しい実施例の場合、AMP,Incorporated（米国）から”IN
TERPOSER" の商標で販売されているものと同種である。
コネクタによって生じるキャパシタンスは約 0.6 pF 以
下、インダクタンスは約 1.4 nH 以下であることが好ま
しい。バス信号路に関する全ローディングは、約 5 pF
である。ＭＣＣ上の２個バスドライバピンごとに、１個
の接地またはパワー専用のピンがあることが好ましい。
好ましい実施例の場合、ＭＣＣのコネクタは、0.025 イ
ンチ（0.6 mm）の間隔で、向かい合った２つの縁のそれ
ぞれに約１００個のバスピンと、残りの２つの縁のそれ
ぞれに約１００個の外部接続ピンを有する。
板２６ａ，２６ｂに取り付けられる。コネクタは、好ま
しい実施例の場合、AMP,Incorporated（米国）から”IN
TERPOSER" の商標で販売されているものと同種である。
コネクタによって生じるキャパシタンスは約 0.6 pF 以
下、インダクタンスは約 1.4 nH 以下であることが好ま
しい。バス信号路に関する全ローディングは、約 5 pF
である。ＭＣＣ上の２個バスドライバピンごとに、１個
の接地またはパワー専用のピンがあることが好ましい。
好ましい実施例の場合、ＭＣＣのコネクタは、0.025 イ
ンチ（0.6 mm）の間隔で、向かい合った２つの縁のそれ
ぞれに約１００個のバスピンと、残りの２つの縁のそれ
ぞれに約１００個の外部接続ピンを有する。
【００１８】各ＢＩＣが入信号と出信号の両方を取り扱
うように、基板バス３６ａ上の信号をビットスライスす
ることが好ましい。また、ＭＣＣ３４の２つの対向する
縁４３ａ，４３ｂのそれぞれに沿って、等しい数の入信
号と出信号が存在することが好ましい。この配列法は、
表面取付け接続およびＭＣＣの下に伸びるバスと組み合
わせて、ＭＣＣの２つの対向する縁をバス通信のために
使用することができるので、より効率的な接続が得られ
る。ＢＩＣの電流要求を均等にし、かつより単純な相互
接続ジオメトリをＭＣＣに与えるため、バスドライバと
バスレシーバを分散配置することが好ましい。
うように、基板バス３６ａ上の信号をビットスライスす
ることが好ましい。また、ＭＣＣ３４の２つの対向する
縁４３ａ，４３ｂのそれぞれに沿って、等しい数の入信
号と出信号が存在することが好ましい。この配列法は、
表面取付け接続およびＭＣＣの下に伸びるバスと組み合
わせて、ＭＣＣの２つの対向する縁をバス通信のために
使用することができるので、より効率的な接続が得られ
る。ＢＩＣの電流要求を均等にし、かつより単純な相互
接続ジオメトリをＭＣＣに与えるため、バスドライバと
バスレシーバを分散配置することが好ましい。
【００１９】ＢＩＣ３８ａ，３８ｂ，３８ｃ，３８ｄ
は、ＭＣＣ２６の対向する縁に沿って配置される。基板
バス３２は表面に取り付けられたＭＣＣ３４の下に伸び
ているので、対向する縁のコネクタは、基板バス３２に
接触することができる。これにより、スペース効率のよ
い接続ができると同時に、タブ長さが短くなる。図５に
示すように、ＢＩＣ３８は、バスドライバとバスレシー
バを有する。ＢＩＣは他のレベルのバスセグメントの間
に設けることもできるが、図５は、レベル１のバスセグ
メント３６ａとレベル２のバスセグメント３６ａの間に
配置されたＢＩＣ３８を示す。ＢＩＣ３８は、レベル１
のバスセグメント３６ａからデータを受け取るレシーバ
１１０と、レベル１のバスセグメント３６ａへデータを
送り出すドライバ１１２によってレベル１のバスセグメ
ント３６ａに接続されている。また、ＢＩＣ３８は、レ
ベル２のバスセグメント３２ａへデータを送り出すドラ
イバ１１４と、レベル２のバスセグメント３２ａからデ
ータを受け取るレシーバ１１６によってレベル２のバス
セグメント３２ａに接続されている。本発明の一実施例
の場合、バスドライバ１１２，１１４は、公称約３オー
ムのオン抵抗をもつオープンドレーンＮチャンネル CMO
S トランジスタである。公称信号レベルは２Ｖと 0.33
Ｖである。バスレシーバはバイアス付きゲート構造を使
用している。各ドライバおよび各レシーバは、ＢＩＣ内
の同期して刻時されるラッチまたはレジスタ１１８ａ，
１１８ｂに接続されている。レベル１のバスセグメント
３６ａに信号が存在するとき、信号はレシーバ１１０で
受け取られ、増幅されることが好ましい。クロックエッ
ジで、ラッチ１１８ａは受け取ったデータを記憶する。
次のクロックエッジで、ラッチ１１８ａに記憶されたデ
ータがドライバ１１４へ与えられ、ドライバ１１４はそ
のデータをレベル２のバスセグメント３２ａに送り出
す。レベル２のバスセグメントからレベル１のバスセグ
メントへデータが送られるときも、同様な動作が起き
る。すなわち、レベル２のバスセグメント３２ａ上のデ
ータは、レシーバ１１６によって受け取られ、増幅され
る。クロックエッジで、受け取ったデータがラッチ１１
８ｂに記憶される。次のクロックエッジで、ラッチ１１
８ｂに記憶されたデータがドライバ１１２によって増幅
され、レベル１のバスセグメント３６ａへ送り出され
る。レシーバ１１６，１１０およびドライバ１１２，１
１４は、所定の電圧レベルでデータを受け取り、送り出
すように構成されている。好ましい一実施例の場合、Ｂ
ＩＣは、２Ｖレベルの基板バス３２ａ（図２）と５Ｖ C
MOS レベルのＭＣＣバス３６ａの間を連絡する作用をす
る。ＢＩＣ３８は、多数のアプリケーション技術（２ミ
クロン CMOS 技術が好ましい）を使用して形成すること
ができる。ＢＩＣ３８はＭＣＣの２つの対向する縁の近
くに（縁から約２mmが好ましい）配置される。また、Ｂ
ＩＣが長細くなるように、かなり極端なアスペクト比で
形成することが好ましい。このようにして、ＢＩＣから
バスコネクタまでのリード線４６の長さを最小にして、
問題のインダクタンスとキャパシタンスを最小にするこ
とができる。好ましい実施例の場合、各リード線のキャ
パシタンスは約 2 pF 以下である。
は、ＭＣＣ２６の対向する縁に沿って配置される。基板
バス３２は表面に取り付けられたＭＣＣ３４の下に伸び
ているので、対向する縁のコネクタは、基板バス３２に
接触することができる。これにより、スペース効率のよ
い接続ができると同時に、タブ長さが短くなる。図５に
示すように、ＢＩＣ３８は、バスドライバとバスレシー
バを有する。ＢＩＣは他のレベルのバスセグメントの間
に設けることもできるが、図５は、レベル１のバスセグ
メント３６ａとレベル２のバスセグメント３６ａの間に
配置されたＢＩＣ３８を示す。ＢＩＣ３８は、レベル１
のバスセグメント３６ａからデータを受け取るレシーバ
１１０と、レベル１のバスセグメント３６ａへデータを
送り出すドライバ１１２によってレベル１のバスセグメ
ント３６ａに接続されている。また、ＢＩＣ３８は、レ
ベル２のバスセグメント３２ａへデータを送り出すドラ
イバ１１４と、レベル２のバスセグメント３２ａからデ
ータを受け取るレシーバ１１６によってレベル２のバス
セグメント３２ａに接続されている。本発明の一実施例
の場合、バスドライバ１１２，１１４は、公称約３オー
ムのオン抵抗をもつオープンドレーンＮチャンネル CMO
S トランジスタである。公称信号レベルは２Ｖと 0.33
Ｖである。バスレシーバはバイアス付きゲート構造を使
用している。各ドライバおよび各レシーバは、ＢＩＣ内
の同期して刻時されるラッチまたはレジスタ１１８ａ，
１１８ｂに接続されている。レベル１のバスセグメント
３６ａに信号が存在するとき、信号はレシーバ１１０で
受け取られ、増幅されることが好ましい。クロックエッ
ジで、ラッチ１１８ａは受け取ったデータを記憶する。
次のクロックエッジで、ラッチ１１８ａに記憶されたデ
ータがドライバ１１４へ与えられ、ドライバ１１４はそ
のデータをレベル２のバスセグメント３２ａに送り出
す。レベル２のバスセグメントからレベル１のバスセグ
メントへデータが送られるときも、同様な動作が起き
る。すなわち、レベル２のバスセグメント３２ａ上のデ
ータは、レシーバ１１６によって受け取られ、増幅され
る。クロックエッジで、受け取ったデータがラッチ１１
８ｂに記憶される。次のクロックエッジで、ラッチ１１
８ｂに記憶されたデータがドライバ１１２によって増幅
され、レベル１のバスセグメント３６ａへ送り出され
る。レシーバ１１６，１１０およびドライバ１１２，１
１４は、所定の電圧レベルでデータを受け取り、送り出
すように構成されている。好ましい一実施例の場合、Ｂ
ＩＣは、２Ｖレベルの基板バス３２ａ（図２）と５Ｖ C
MOS レベルのＭＣＣバス３６ａの間を連絡する作用をす
る。ＢＩＣ３８は、多数のアプリケーション技術（２ミ
クロン CMOS 技術が好ましい）を使用して形成すること
ができる。ＢＩＣ３８はＭＣＣの２つの対向する縁の近
くに（縁から約２mmが好ましい）配置される。また、Ｂ
ＩＣが長細くなるように、かなり極端なアスペクト比で
形成することが好ましい。このようにして、ＢＩＣから
バスコネクタまでのリード線４６の長さを最小にして、
問題のインダクタンスとキャパシタンスを最小にするこ
とができる。好ましい実施例の場合、各リード線のキャ
パシタンスは約 2 pF 以下である。
【００２０】また、ＭＣＣの他の２つの縁（すなわち、
ＢＩＣに隣接してない縁）は、別の１組のコネクタ４８
ａ，４８ｂを設置して、共用バスシステムを通す以外の
通信のために使用することができる。そのような非共用
バス通信の例として、ＭＣＣに取り付けたメモリ管理ユ
ニットと、そのユニットが制御するメモリとの間の通信
や、集積回路に対する制御信号の送信がある。これらの
縁は、さらに、バックプレーンＢＩＣ４０を含むＭＣＣ
において、パックプレーンバス２８と通信するため使用
される。
ＢＩＣに隣接してない縁）は、別の１組のコネクタ４８
ａ，４８ｂを設置して、共用バスシステムを通す以外の
通信のために使用することができる。そのような非共用
バス通信の例として、ＭＣＣに取り付けたメモリ管理ユ
ニットと、そのユニットが制御するメモリとの間の通信
や、集積回路に対する制御信号の送信がある。これらの
縁は、さらに、バックプレーンＢＩＣ４０を含むＭＣＣ
において、パックプレーンバス２８と通信するため使用
される。
【００２１】ＢＩＣ３８は、一群の集積回路３０とより
高レベルのバス（たとえば、基板バス）の間にインタフ
ェースを提供し、集積回路３０について設計上の制約を
有効に緩和すると共に、ＭＣＣ３４にある程度のモジュ
ール性を付与する。個々の集積回路３０をより高レベル
のバス（たとえば、基板バス）に直接接続する場合に
は、正しい機能すなわち論理のほかに、基板バス３２と
両立する電気的特性（たとえば、電圧やキャパシタンス
特性）をもつ出力を発生するように、集積回路を設計し
なければならない。従来の装置（たとえば、図１の装
置）では、一般に、負荷抵抗器２２に接続されたかなり
長い（たとえば、約100 cm）バスを通して高いキャパシ
タンス（たとえば、200 pF）で信号を駆動することが、
各集積回路に要求された。このため、ＩＣの設計者は、
ＩＣの機能すなわち論理のほかに、ＩＣの出力に関する
かなり厳しい電気的特性についても気を使った。
高レベルのバス（たとえば、基板バス）の間にインタフ
ェースを提供し、集積回路３０について設計上の制約を
有効に緩和すると共に、ＭＣＣ３４にある程度のモジュ
ール性を付与する。個々の集積回路３０をより高レベル
のバス（たとえば、基板バス）に直接接続する場合に
は、正しい機能すなわち論理のほかに、基板バス３２と
両立する電気的特性（たとえば、電圧やキャパシタンス
特性）をもつ出力を発生するように、集積回路を設計し
なければならない。従来の装置（たとえば、図１の装
置）では、一般に、負荷抵抗器２２に接続されたかなり
長い（たとえば、約100 cm）バスを通して高いキャパシ
タンス（たとえば、200 pF）で信号を駆動することが、
各集積回路に要求された。このため、ＩＣの設計者は、
ＩＣの機能すなわち論理のほかに、ＩＣの出力に関する
かなり厳しい電気的特性についても気を使った。
【００２２】本発明の場合、ＩＣは、基板バスに直接で
はなく、比較的短い、低キャパシタンスの、アンロード
されたＭＣＣバス３６に接続されている。ＢＩＣ３８は
基板バス３２の要求と矛盾しない出力信号を与える機能
を果たす。本発明は、ＩＣの電気的出力要求を緩和する
ので（すなわち、その要求を満たすことは比較的容易で
ある）、ＩＣの設計がより容易になる。もはや単一コン
ポーネントが厳しい論理すなわち機能の要求と、厳しい
電気的出力要求の双方を満たす必要はなく、反対に、一
群のコンポーネント、ＩＣ３０がかなり緩和された電気
的出力要求で、所望する機能すなわち論理を生み出すよ
うに設計され、別の一群のコンポーネント、ＢＩＣが必
要な電気的出力特性を与えるように設計される。
はなく、比較的短い、低キャパシタンスの、アンロード
されたＭＣＣバス３６に接続されている。ＢＩＣ３８は
基板バス３２の要求と矛盾しない出力信号を与える機能
を果たす。本発明は、ＩＣの電気的出力要求を緩和する
ので（すなわち、その要求を満たすことは比較的容易で
ある）、ＩＣの設計がより容易になる。もはや単一コン
ポーネントが厳しい論理すなわち機能の要求と、厳しい
電気的出力要求の双方を満たす必要はなく、反対に、一
群のコンポーネント、ＩＣ３０がかなり緩和された電気
的出力要求で、所望する機能すなわち論理を生み出すよ
うに設計され、別の一群のコンポーネント、ＢＩＣが必
要な電気的出力特性を与えるように設計される。
【００２３】ＢＩＣの利点が特に顕著なのは、ＭＣＣ上
に設置された一群のＩＣが機能的に関係している場合で
ある。たとえば、特定のＭＣＣを、入出力制御、メモリ
制御、プロセッサ操作、または類似の操作に専用するこ
とができる。また、他のＭＣＣ上の機能的に無関係のＩ
Ｃの設計または動作にほとんど影響を及ぼさずに、１個
のＭＣＣ上の機能的に関係しているＩＣを再設計した
り、修正することができる。
に設置された一群のＩＣが機能的に関係している場合で
ある。たとえば、特定のＭＣＣを、入出力制御、メモリ
制御、プロセッサ操作、または類似の操作に専用するこ
とができる。また、他のＭＣＣ上の機能的に無関係のＩ
Ｃの設計または動作にほとんど影響を及ぼさずに、１個
のＭＣＣ上の機能的に関係しているＩＣを再設計した
り、修正することができる。
【００２４】ＢＩＣは、一定の電気的特性（電圧やキャ
パシタンス）について、各ＭＣＣが他のすべてのＭＣＣ
の出力とほぼ等しい出力を基板バスに与えるように構成
される。この理由で、ＭＣＣの特定の機能は基板バスに
は明白である。この意味で、ＭＣＣはモジュール構造で
ある、すなわち実質上互換性がある。
パシタンス）について、各ＭＣＣが他のすべてのＭＣＣ
の出力とほぼ等しい出力を基板バスに与えるように構成
される。この理由で、ＭＣＣの特定の機能は基板バスに
は明白である。この意味で、ＭＣＣはモジュール構造で
ある、すなわち実質上互換性がある。
【００２５】ＢＩＣを使用して、ＭＣＣの電気的特性を
基板バス特性へ転化することができるので、あるレベル
のバスセグメントが近接レベルのバスセグメントとは異
なる電圧レベルで動作するとき、本発明の構成は特に有
用である。
基板バス特性へ転化することができるので、あるレベル
のバスセグメントが近接レベルのバスセグメントとは異
なる電圧レベルで動作するとき、本発明の構成は特に有
用である。
【００２６】また、記載したＢＩＣの構成は、集積回路
を実質上修正せずに、バックプレーンバスまたは基板バ
スの特性を修正することを可能にする。したがって、異
なる電気出力（たとえば、異なる電圧）を要求するよう
に基板バスを修正する場合、集積回路３０を実質上再構
成または再設計せずに、ＢＩＣを再設計するか、置換す
るかして、要求された電気的出力を与えることができ
る。
を実質上修正せずに、バックプレーンバスまたは基板バ
スの特性を修正することを可能にする。したがって、異
なる電気出力（たとえば、異なる電圧）を要求するよう
に基板バスを修正する場合、集積回路３０を実質上再構
成または再設計せずに、ＢＩＣを再設計するか、置換す
るかして、要求された電気的出力を与えることができ
る。
【００２７】ＭＣＣバス３６ａは２つの単方向バス５２
ａ，５２ｂで構成することが好ましい。第１単方向バス
５２ａは基板バス３２ａからＩＣ３０へ信号を運ぶため
に使用され、第２単方向バス５２ｂはＩＣ３０から基板
バス３２ａへ信号を運ぶために使用される。各バス５２
ａ，５２ｂの信号路は、約 15 インチ（38 cm ）以下に
することが好ましく、ある実施例においては、約 10 イ
ンチ（ 25 cm ）以下、別の実施例においては、約３イ
ンチ（ 7.5 cm ）以下にすることが好ましい。本発明の
ＭＣＣは、できるだけ短いバスを使用する。約100 メガ
Hz までの周波数で動作させる場合、バス長さが短い
と、バス終端をなしで済ますことができる。上記周波数
では、信号のラウンドトリップ伝搬時間は約１ナノ秒で
ある。したがって、典型的なバスセグメントサイクルに
おいて、バス上の信号がアクセスされる前に、バスセグ
メント内で２ないし３回の反射が起きるであろう。これ
により、反射信号がほとんど問題にならないほど小さい
値に減衰する時間が得られる。この理由により、ＭＣＣ
バスに負荷抵抗器を設ける必要はない。
ａ，５２ｂで構成することが好ましい。第１単方向バス
５２ａは基板バス３２ａからＩＣ３０へ信号を運ぶため
に使用され、第２単方向バス５２ｂはＩＣ３０から基板
バス３２ａへ信号を運ぶために使用される。各バス５２
ａ，５２ｂの信号路は、約 15 インチ（38 cm ）以下に
することが好ましく、ある実施例においては、約 10 イ
ンチ（ 25 cm ）以下、別の実施例においては、約３イ
ンチ（ 7.5 cm ）以下にすることが好ましい。本発明の
ＭＣＣは、できるだけ短いバスを使用する。約100 メガ
Hz までの周波数で動作させる場合、バス長さが短い
と、バス終端をなしで済ますことができる。上記周波数
では、信号のラウンドトリップ伝搬時間は約１ナノ秒で
ある。したがって、典型的なバスセグメントサイクルに
おいて、バス上の信号がアクセスされる前に、バスセグ
メント内で２ないし３回の反射が起きるであろう。これ
により、反射信号がほとんど問題にならないほど小さい
値に減衰する時間が得られる。この理由により、ＭＣＣ
バスに負荷抵抗器を設ける必要はない。
【００２８】好ましい実施例の場合、基板バス３２のス
トリップライン信号トレースは、幅が 0.006インチ（約
0.15 mm）で、間隔が 0.025インチ（約 0.63 mm）であ
る。あるＭＣＣから次のＭＣＣまでの路長は約１ cm で
ある。各基板バス３２ａ，３２ｂは、 50 Ωの負荷５６
で終わっている。基板バス３２ａ，３２ｂは、一方の基
板バスがバックプレーンバス２８からＭＣＣへ通信を行
い、他方の基板バスがＭＣＣからバックプレーンバス２
８へ通信を行うように、２つの単方向バスで構成するこ
とが好ましい。基板は、通常の基板／バックプレーンコ
ネクタ（たとえば、 Burndy Corporation から入手でき
る）を使用して、バックプレーンバスに接続されてい
る。
トリップライン信号トレースは、幅が 0.006インチ（約
0.15 mm）で、間隔が 0.025インチ（約 0.63 mm）であ
る。あるＭＣＣから次のＭＣＣまでの路長は約１ cm で
ある。各基板バス３２ａ，３２ｂは、 50 Ωの負荷５６
で終わっている。基板バス３２ａ，３２ｂは、一方の基
板バスがバックプレーンバス２８からＭＣＣへ通信を行
い、他方の基板バスがＭＣＣからバックプレーンバス２
８へ通信を行うように、２つの単方向バスで構成するこ
とが好ましい。基板は、通常の基板／バックプレーンコ
ネクタ（たとえば、 Burndy Corporation から入手でき
る）を使用して、バックプレーンバスに接続されてい
る。
【００２９】図６は、上に述べたシステムのパイプライ
ン処理を示す。図６に記載した構成の場合、通信は、第
１パイプラインステージ１において、ＩＣから始まり、
７番目のパイプラインステージ７において、すべてのＭ
ＣＣ上のすべてのＩＣに同時に達するであろう。第１パ
イプラインステージ１において、１つのＭＣＣ３４ｂ上
の１つのＩＣ３０ｅによって作られた信号は、ＭＣＣバ
ス３６ｂを通って１つのＢＩＣ３８ｈへ伝わる。ＢＩＣ
３８ｈは、ＩＣ３０ｆから送られてきた信号を保持する
レジスタを備えている。信号は、次のパイプラインステ
ージが始まるまで、そのレジスタに保持される。次のパ
イプラインステージ２のとき、ＢＩＣ３８ｆから基板バ
ス３２ａへ信号が送られる。基板バス３２ａに置かれた
信号は、基板バス３２ａ上のＭＣＣ３４ｃによって受信
することができる。詳しく述べると、前記信号は、バッ
クプレーンインタフェースチップ４０ａ，４０ｂを含む
ＭＣＣ３４ｃによって受信することができる。すなわ
ち、信号は、ＭＣＣ３４ｃの１つのＢＩＣ３８ｋに受け
取られ、第３のバスサイクルが始まるまでＢＩＣ３８ｋ
内に保持される。
ン処理を示す。図６に記載した構成の場合、通信は、第
１パイプラインステージ１において、ＩＣから始まり、
７番目のパイプラインステージ７において、すべてのＭ
ＣＣ上のすべてのＩＣに同時に達するであろう。第１パ
イプラインステージ１において、１つのＭＣＣ３４ｂ上
の１つのＩＣ３０ｅによって作られた信号は、ＭＣＣバ
ス３６ｂを通って１つのＢＩＣ３８ｈへ伝わる。ＢＩＣ
３８ｈは、ＩＣ３０ｆから送られてきた信号を保持する
レジスタを備えている。信号は、次のパイプラインステ
ージが始まるまで、そのレジスタに保持される。次のパ
イプラインステージ２のとき、ＢＩＣ３８ｆから基板バ
ス３２ａへ信号が送られる。基板バス３２ａに置かれた
信号は、基板バス３２ａ上のＭＣＣ３４ｃによって受信
することができる。詳しく述べると、前記信号は、バッ
クプレーンインタフェースチップ４０ａ，４０ｂを含む
ＭＣＣ３４ｃによって受信することができる。すなわ
ち、信号は、ＭＣＣ３４ｃの１つのＢＩＣ３８ｋに受け
取られ、第３のバスサイクルが始まるまでＢＩＣ３８ｋ
内に保持される。
【００３０】第３のパイプラインステージ３において、
信号はＢＩＣ３８ｋからＭＣＣバス３６ｃ通ってバック
プレーンインタフェースチップ４０ａへ伝わる。信号
は、第４のパイプラインステージ４が始まるまで、バッ
クプレーンインタフェースチップ４０ａのレジスタに保
持される。第４のパイプラインステージ４において、バ
ックプレーンインタフェースチップ４０ａのレジスタに
保持された信号は、バックプレーンバス２８の上に置か
れる。バックプレーンバス２８の上に置かれた信号は、
バックプレーンインタフェースチップ４０を含むＭＣＣ
のどれかによって受信することができる。好ましい実施
例の場合、そのようなバックプレーン接続ＭＣＣが、各
基板２６ａ，２６ｂに１個づつある。信号は、バックプ
レーンバス２８から、各基板２６ａ，２６ｂ上のバック
プレーン接続ＭＣＣ３４ｃ，３４ｆのバックプレーンイ
ンタフェースチップ４０ａ，４０ｃに受け取られる。そ
のあと、第５のパイプラインステージが始まるまで、信
号はバックプレーンインタフェースチップ４０ａ，４０
ｃに保持される。
信号はＢＩＣ３８ｋからＭＣＣバス３６ｃ通ってバック
プレーンインタフェースチップ４０ａへ伝わる。信号
は、第４のパイプラインステージ４が始まるまで、バッ
クプレーンインタフェースチップ４０ａのレジスタに保
持される。第４のパイプラインステージ４において、バ
ックプレーンインタフェースチップ４０ａのレジスタに
保持された信号は、バックプレーンバス２８の上に置か
れる。バックプレーンバス２８の上に置かれた信号は、
バックプレーンインタフェースチップ４０を含むＭＣＣ
のどれかによって受信することができる。好ましい実施
例の場合、そのようなバックプレーン接続ＭＣＣが、各
基板２６ａ，２６ｂに１個づつある。信号は、バックプ
レーンバス２８から、各基板２６ａ，２６ｂ上のバック
プレーン接続ＭＣＣ３４ｃ，３４ｆのバックプレーンイ
ンタフェースチップ４０ａ，４０ｃに受け取られる。そ
のあと、第５のパイプラインステージが始まるまで、信
号はバックプレーンインタフェースチップ４０ａ，４０
ｃに保持される。
【００３１】第５のパイプラインステージ５において、
信号は、各バックプレーンインタフェースチップ４０
ａ，４０ｃから各バックプレーン接続ＭＣＣ３４ｃ，３
４ｆのＭＣＣバス３６ｃ，３６ｆへ、続いてＢＩＣ３８
ｉ，３８ｕへ転送される。信号は、第６のパイプライン
ステージ６が始まるまで、ＢＩＣ３８ｉ，３８ｕに保持
される。
信号は、各バックプレーンインタフェースチップ４０
ａ，４０ｃから各バックプレーン接続ＭＣＣ３４ｃ，３
４ｆのＭＣＣバス３６ｃ，３６ｆへ、続いてＢＩＣ３８
ｉ，３８ｕへ転送される。信号は、第６のパイプライン
ステージ６が始まるまで、ＢＩＣ３８ｉ，３８ｕに保持
される。
【００３２】第６のパイプラインステージ６において、
信号は、ＢＩＣ３８ｉ，３８ｕから各基板２６ａ，２６
ｂの基板バスに転送される。各基板２６ａ，２６ｂの基
板バスに置かれた信号は、システム内の各ＭＣＣのＢＩ
Ｃ３８ｂ，３８ｆ，３８ｎ，３８ｒによって受信され
る。そのあと、第７のパイプラインステージが始まるま
で、信号は各ＭＣＣのＢＩＣ内に保持される。第７のパ
イプラインステージ７において、信号は、各ＭＣＣのＢ
ＩＣ３８ｂ，３８ｆ，３８ｎ，３８ｒから各ＭＣＣのＭ
ＣＣバスに転送され、したがってシステム内のすべての
ＭＣＣ上のすべてのＩＣ３０によって受信される。この
ように、システム内のどれかのＩＣから発信された信号
は、７つのパスパイプラインステージで、システム内の
すべてのＩＣによって受信される。
信号は、ＢＩＣ３８ｉ，３８ｕから各基板２６ａ，２６
ｂの基板バスに転送される。各基板２６ａ，２６ｂの基
板バスに置かれた信号は、システム内の各ＭＣＣのＢＩ
Ｃ３８ｂ，３８ｆ，３８ｎ，３８ｒによって受信され
る。そのあと、第７のパイプラインステージが始まるま
で、信号は各ＭＣＣのＢＩＣ内に保持される。第７のパ
イプラインステージ７において、信号は、各ＭＣＣのＢ
ＩＣ３８ｂ，３８ｆ，３８ｎ，３８ｒから各ＭＣＣのＭ
ＣＣバスに転送され、したがってシステム内のすべての
ＭＣＣ上のすべてのＩＣ３０によって受信される。この
ように、システム内のどれかのＩＣから発信された信号
は、７つのパスパイプラインステージで、システム内の
すべてのＩＣによって受信される。
【００３３】図７に、データ通信の実例に対応するタイ
ミング図を示す。第１クロックサイクル１において、Ｉ
Ｃの１つ３０ｅからデータが送り出され、発信元のＩＣ
３０ｅの下にあるＭＣＣバス３６ｂ上を伝わる。第２ク
ロックサイクル２において、データはＭＣＣ３４ｂの下
にある基板バス３２ａ上を伝わる。第３のクロックサイ
クル３において、データはＭＣＣバス３６ｃを通ってバ
ックプレーン接続ＭＣＣへ伝わる。第４のクロックサイ
クル４において、データはバックプレーンバス２８上を
伝わり、バックプレーンバス２８に接続されたすべての
ＭＣＣのＢＩＣに受信される。第５のクロックサイクル
５において、データはバックプレーンバス２８に接続さ
れたＭＣＣのＭＣＣバス上を伝わる。第６のクロックサ
イクル６において、データは基板バス上を伝わる。すべ
てのバックプレーン接続ＭＣＣはデータをそれぞれの基
板にデータを置く。第７のクロックサイクルにおいて、
データはＭＣＣバスの上にあるすべてのＩＣへ伝わる。
ミング図を示す。第１クロックサイクル１において、Ｉ
Ｃの１つ３０ｅからデータが送り出され、発信元のＩＣ
３０ｅの下にあるＭＣＣバス３６ｂ上を伝わる。第２ク
ロックサイクル２において、データはＭＣＣ３４ｂの下
にある基板バス３２ａ上を伝わる。第３のクロックサイ
クル３において、データはＭＣＣバス３６ｃを通ってバ
ックプレーン接続ＭＣＣへ伝わる。第４のクロックサイ
クル４において、データはバックプレーンバス２８上を
伝わり、バックプレーンバス２８に接続されたすべての
ＭＣＣのＢＩＣに受信される。第５のクロックサイクル
５において、データはバックプレーンバス２８に接続さ
れたＭＣＣのＭＣＣバス上を伝わる。第６のクロックサ
イクル６において、データは基板バス上を伝わる。すべ
てのバックプレーン接続ＭＣＣはデータをそれぞれの基
板にデータを置く。第７のクロックサイクルにおいて、
データはＭＣＣバスの上にあるすべてのＩＣへ伝わる。
【００３４】図７の一番下の線はクロック信号である。
この信号は同期バスに対する同期化信号である。同期シ
ステムの場合、すべてのレジスタが、単一のクロック信
号に対しタイミングをとって動作する。すなわち、すべ
てのレジスタは、実質上同一周波数および同一位相で
（通常のクロックスキューを無視する）データをラッチ
し、データを送り出す。本発明に従って、一定のバスセ
グメントに接続されたすべてのレジスタは同期してい
る。バス内のすべてのレジスタは同期していることが好
ましい。前に述べたように、個々のレジスタに信号が保
持される時間を最小にするため、システムの種々のレベ
ル（この場合、ＭＣＣレベル、基板レベル、およびバッ
クプレーンレベル）は、バスの各レベルについて、コン
ポーネントからバスの端まで信号が伝わるのに必要な時
間がほぼ同じであるという意味で、平均される。たとえ
ば、信号がＭＣＣバス上でレジスタからレジスタまで伝
わるのに必要な時間と、基板バスまたはバックプレーン
バス上でレジスタからレジスタまで伝わるのに必要な時
間はほぼ同じである。セグメント伝搬時間はセグメント
期間より短いはずであるから、少なくとも一定のバスセ
グメント、たとえばより高レベルのバスセグメント（た
とえば、基板バスセグメントやバックプレーンバスセグ
メント）の場合、バスセグメント伝搬時間は平均してい
る（すなわち、ほぼ等しい）。伝搬時間が平均している
ことは、ボトルネック状態が減る、もしくは無くなるこ
とを意味する。ボトルネック状態では、１つまたは少数
のバスセグメントで特に長い時間がかかるため、高速の
他のバスセグメントは、低速のバスセグメントと同期し
て動作するために最大伝送効率より低い効率で動作しな
ければならない。
この信号は同期バスに対する同期化信号である。同期シ
ステムの場合、すべてのレジスタが、単一のクロック信
号に対しタイミングをとって動作する。すなわち、すべ
てのレジスタは、実質上同一周波数および同一位相で
（通常のクロックスキューを無視する）データをラッチ
し、データを送り出す。本発明に従って、一定のバスセ
グメントに接続されたすべてのレジスタは同期してい
る。バス内のすべてのレジスタは同期していることが好
ましい。前に述べたように、個々のレジスタに信号が保
持される時間を最小にするため、システムの種々のレベ
ル（この場合、ＭＣＣレベル、基板レベル、およびバッ
クプレーンレベル）は、バスの各レベルについて、コン
ポーネントからバスの端まで信号が伝わるのに必要な時
間がほぼ同じであるという意味で、平均される。たとえ
ば、信号がＭＣＣバス上でレジスタからレジスタまで伝
わるのに必要な時間と、基板バスまたはバックプレーン
バス上でレジスタからレジスタまで伝わるのに必要な時
間はほぼ同じである。セグメント伝搬時間はセグメント
期間より短いはずであるから、少なくとも一定のバスセ
グメント、たとえばより高レベルのバスセグメント（た
とえば、基板バスセグメントやバックプレーンバスセグ
メント）の場合、バスセグメント伝搬時間は平均してい
る（すなわち、ほぼ等しい）。伝搬時間が平均している
ことは、ボトルネック状態が減る、もしくは無くなるこ
とを意味する。ボトルネック状態では、１つまたは少数
のバスセグメントで特に長い時間がかかるため、高速の
他のバスセグメントは、低速のバスセグメントと同期し
て動作するために最大伝送効率より低い効率で動作しな
ければならない。
【００３５】好ましい実施例においては、少なくとも低
レベルのバス、すなわちＭＣＣバスおよび基板バス３２
は、２つの単方向バスを有する。つまり、ＭＣＣバス
は、基板バス３２から集積回路３０の方向に伝わる通信
に専用される第１バス部分と、集積回路３０から基板バ
ス３２へ伝わる通信に専用される第２バス部分を有す
る。同様に、基板バス３２は、ＭＣＣ３４からバックプ
レーンバス２８の方向に伝わる通信に専用される第１バ
ス部分と、バックプレーンバス２８からＭＣＣ３４の方
向に伝わる通信に専用される第２バス部分を有する。こ
のような単方向バスを設ける利点は、通信が、任意のク
ロックサイクルにおいて、任意のバスパイプラインセグ
メント上で両方向に伝わることができることである。こ
れにより、図６および図７において説明したように、時
間が短縮される。
レベルのバス、すなわちＭＣＣバスおよび基板バス３２
は、２つの単方向バスを有する。つまり、ＭＣＣバス
は、基板バス３２から集積回路３０の方向に伝わる通信
に専用される第１バス部分と、集積回路３０から基板バ
ス３２へ伝わる通信に専用される第２バス部分を有す
る。同様に、基板バス３２は、ＭＣＣ３４からバックプ
レーンバス２８の方向に伝わる通信に専用される第１バ
ス部分と、バックプレーンバス２８からＭＣＣ３４の方
向に伝わる通信に専用される第２バス部分を有する。こ
のような単方向バスを設ける利点は、通信が、任意のク
ロックサイクルにおいて、任意のバスパイプラインセグ
メント上で両方向に伝わることができることである。こ
れにより、図６および図７において説明したように、時
間が短縮される。
【００３６】図８は、単方向バスを使用しない通信を表
す。図８は、第１ノード６２（たとえば、入力バッファ
６２ａと出力バッファ６２ｂを有する）から第２ノード
６４（同様に、入力バッファ６４ａと出力バッファ６４
ｂを有する）への通信を略図で示す。通信はセグメント
バスを通して行われる。セグメントバスは、低レベルの
双方向バス６８，７０でノード６２，６４に接続された
高レベルの双方向バス６６を含む。図８は、第１ノード
６２から第２ノード６４へ、そして第２ノード６４から
第１ノード６２への信号の通信を示す。図８の（Ａ）に
示した第１パイプラインステージにおいて、出力バッフ
ァ６２ｂから低レベルの第１バス６８を通して高レベル
のバス６６に接続されたレジスタ６７へ信号が送られ
る。図８の（Ｂ）に示した第２パイプラインステージに
おいて、信号は、高レベルのバス６６の一端からその他
端に接続されたレジスタ６７′へ伝わる。図８の（Ｃ）
に示した第３のパイプラインステージにおいて、信号
は、高レベルのバス６６から双方向バス７０を通って第
２ノード６４へ送られる。低レベルのバス７０は双方向
バスであり、かつ使用中であるので、たとえ第２ノード
６４の出力バッファ６４ｂ内に信号が存在していても、
第３パイプラインステージのとき、この出力信号を伝送
することができず、その後の通信は妨げられることに留
意されたい。したがって、第２ノードから信号の伝送を
始めるには、図８の（Ｄ）に示した第４のパイプライン
ステージまで待つ必要がある。図８の（Ｅ）と（Ｆ）に
示すように、信号の伝送は完了する。このように、本発
明に従って、第１ノードから第２ノードへ、そして第２
ノードから第１ノードへ信号を伝送するのに、６つのパ
イプラインステージが必要である。そのうち４つのステ
ージで、高レベルのバス６６は使用されていないことに
留意されたい。これは、効率が悪いことを意味してお
り、改良することが可能である。
す。図８は、第１ノード６２（たとえば、入力バッファ
６２ａと出力バッファ６２ｂを有する）から第２ノード
６４（同様に、入力バッファ６４ａと出力バッファ６４
ｂを有する）への通信を略図で示す。通信はセグメント
バスを通して行われる。セグメントバスは、低レベルの
双方向バス６８，７０でノード６２，６４に接続された
高レベルの双方向バス６６を含む。図８は、第１ノード
６２から第２ノード６４へ、そして第２ノード６４から
第１ノード６２への信号の通信を示す。図８の（Ａ）に
示した第１パイプラインステージにおいて、出力バッフ
ァ６２ｂから低レベルの第１バス６８を通して高レベル
のバス６６に接続されたレジスタ６７へ信号が送られ
る。図８の（Ｂ）に示した第２パイプラインステージに
おいて、信号は、高レベルのバス６６の一端からその他
端に接続されたレジスタ６７′へ伝わる。図８の（Ｃ）
に示した第３のパイプラインステージにおいて、信号
は、高レベルのバス６６から双方向バス７０を通って第
２ノード６４へ送られる。低レベルのバス７０は双方向
バスであり、かつ使用中であるので、たとえ第２ノード
６４の出力バッファ６４ｂ内に信号が存在していても、
第３パイプラインステージのとき、この出力信号を伝送
することができず、その後の通信は妨げられることに留
意されたい。したがって、第２ノードから信号の伝送を
始めるには、図８の（Ｄ）に示した第４のパイプライン
ステージまで待つ必要がある。図８の（Ｅ）と（Ｆ）に
示すように、信号の伝送は完了する。このように、本発
明に従って、第１ノードから第２ノードへ、そして第２
ノードから第１ノードへ信号を伝送するのに、６つのパ
イプラインステージが必要である。そのうち４つのステ
ージで、高レベルのバス６６は使用されていないことに
留意されたい。これは、効率が悪いことを意味してお
り、改良することが可能である。
【００３７】図９に、本発明に従って改良したシステム
を示す。図９に示したシステムは、低レベルのバスが２
つの単方向バス６８ａ，６８ｂ，７０ａ，７０ｂを有す
ることを除いて、図８のシステムに類似している。図９
の（Ａ）と（Ｂ）は、図８の（Ａ）と（Ｂ）に似てい
る。しかし、図９の（Ｃ）に示した第３のパイプライン
ステージにおいては、低レベルのバスが単方向バスであ
るため、高レベルのバス６６から第１単方向低レベルバ
ス７０ａを通して第２ノード６４へ、また第２ノード６
４から第２単方向低レベルバス７０ｂを通して高レベル
のバス６６へ、データを同時に伝送することが可能であ
る。図８の（Ｅ）と（Ｆ）に似ている図９の（Ｄ）と
（Ｅ）に示すように、信号の伝送は完了する。このよう
に、本発明に従って、第１ノードから第２ノードへ、そ
して第２ノードから第１ノードへ信号を伝送するのに必
要なパイプラインステージは５つのみであり、これは、
従来のシステムに比べてパイプラインステージが１つ少
ないことを表す。高レベルのバス６６が使用されない場
合は、６つのステージのうち４つではなく、５つのステ
ージのうち３つのみである。開示した同期セグメントバ
スに関して、図示のような単方向バスセグメントを設け
れば、バススシステムの有効帯域は拡大するであろう。
２以上のバスセグメント、たとえば低レベルセグメン
ト、中間レベルセグメント、および高レベルセグメント
が存在する場合に、他のバスセグメントを単方向セグメ
ントとして設けて、信号をどの方向にも同時に伝搬でき
るようにすれば、さらに改良することができる。ほとん
どの場合、バックプレーンバス２８を２つの単方向バス
として設けることは実行不能である。
を示す。図９に示したシステムは、低レベルのバスが２
つの単方向バス６８ａ，６８ｂ，７０ａ，７０ｂを有す
ることを除いて、図８のシステムに類似している。図９
の（Ａ）と（Ｂ）は、図８の（Ａ）と（Ｂ）に似てい
る。しかし、図９の（Ｃ）に示した第３のパイプライン
ステージにおいては、低レベルのバスが単方向バスであ
るため、高レベルのバス６６から第１単方向低レベルバ
ス７０ａを通して第２ノード６４へ、また第２ノード６
４から第２単方向低レベルバス７０ｂを通して高レベル
のバス６６へ、データを同時に伝送することが可能であ
る。図８の（Ｅ）と（Ｆ）に似ている図９の（Ｄ）と
（Ｅ）に示すように、信号の伝送は完了する。このよう
に、本発明に従って、第１ノードから第２ノードへ、そ
して第２ノードから第１ノードへ信号を伝送するのに必
要なパイプラインステージは５つのみであり、これは、
従来のシステムに比べてパイプラインステージが１つ少
ないことを表す。高レベルのバス６６が使用されない場
合は、６つのステージのうち４つではなく、５つのステ
ージのうち３つのみである。開示した同期セグメントバ
スに関して、図示のような単方向バスセグメントを設け
れば、バススシステムの有効帯域は拡大するであろう。
２以上のバスセグメント、たとえば低レベルセグメン
ト、中間レベルセグメント、および高レベルセグメント
が存在する場合に、他のバスセグメントを単方向セグメ
ントとして設けて、信号をどの方向にも同時に伝搬でき
るようにすれば、さらに改良することができる。ほとん
どの場合、バックプレーンバス２８を２つの単方向バス
として設けることは実行不能である。
【００３８】
【発明の効果】以上の説明により、本発明の多くの利点
は明白である。本発明の効果として、システム設計にお
ける重要な融通性と共に広いバス帯域が得られる。広い
バス帯域は、マルチプロセッサシステムにおいて特に有
益である。パイプライン処理によるバスの分割は、別の
待ち時間を持ち込むが、各ステージ間のサイクル時間を
短縮する。すべてのコンポーネントは、インタフェース
チップを介してシステムバスと相互に作用するマルチチ
ップキャリヤに表面取付けされる。この結果、コンポー
ネントの駆動要求は単純化される。ＭＣＣに関連して使
用するＩＣは、駆動要求が小さいので（すなわち、従来
のＩＣの典型的な負荷より小さい負荷を駆動するように
設計することが可能である）、本発明において使用する
ＩＣは、小電力消費型に設計することができるため、パ
ワードレーンと熱放散の２つ問題が緩和される。さら
に、駆動要求の小さいＩＣは物理的に小型にすることが
できるので、節減された空間は追加論理回路を設けるた
めに使用できる。このような追加論理回路の能力は特定
業務向きＩＣにとって特に有用である。チップキャリヤ
の標準化は、システムに融通性を与える。また、各マル
チチップキャリヤに多数のチップが装着されるので、基
板上のチップキャリヤの総数が減る。特に、広い単方向
バス部分を備えた実施例においては、前記バス部分に多
数のピンが必要になるから、このことは有益である。し
たがって、同じピンを数個のチップが共用するマルチチ
ップキャリヤを設けることにより、基板上のピンの数が
減り、したがってコストが下がる効果がある。あらゆる
レベルのバスは、パイプラインステージの間で同様な遅
延が生じるように平均される。最も下のパイプラインス
テージにおいては、バスの長さが短くなり（約３イン
チ、すなわち約 7.5 cm 以下）、かつバスのローディン
グが低減する（約20 pF 以下に）ので、遅延を短縮する
ことが可能である。接続パッドを密集間隔（ 0.025イン
チ、すなわち約 0.6 mm）で配置し、チップキャリヤの
２つの縁にバスを接触させることにより、ＭＣＣにおい
て高ピンカウントが可能である。また、この配列法によ
り、チップキャリヤの下に対称に基板バスを通すことが
できるので、インピーダンスの整合がより容易になる。
主要なすべてのＩＣは、マルチチップキャリヤに同じよ
うに接続されて、システムバスに対しまったく同一にイ
ンタフェースするモジュールが作られる。したがって、
異なる構成のモジュールを使用することによって、シス
テムの構成を変更することが可能である。たとえば、モ
ジュールに、メモリ制御コンポーネント、プロセッサコ
ンポーネント、両者の組合せ、またはＩＯコンポーネン
トを含ませることができる。電力処理用メモリの置換な
どの再構成は、基板上のルーチン変更によって行うこと
ができる。ＭＣＣのモジュール化により、ディストリビ
ュータまたはユーザーはＭＣＣのリストを作り、計算処
理施設の改修または修理をより容易に行うことができ
る。バックプレーンバスに基板を追加すれば、システム
を拡張することが可能である。基板上に個別ＩＣキャリ
ヤを設ける代わりに、基板上にマルチチップキャリヤを
設ければ、従来の装置に比べて、各基板上のバス長さを
より短くすることができる。
は明白である。本発明の効果として、システム設計にお
ける重要な融通性と共に広いバス帯域が得られる。広い
バス帯域は、マルチプロセッサシステムにおいて特に有
益である。パイプライン処理によるバスの分割は、別の
待ち時間を持ち込むが、各ステージ間のサイクル時間を
短縮する。すべてのコンポーネントは、インタフェース
チップを介してシステムバスと相互に作用するマルチチ
ップキャリヤに表面取付けされる。この結果、コンポー
ネントの駆動要求は単純化される。ＭＣＣに関連して使
用するＩＣは、駆動要求が小さいので（すなわち、従来
のＩＣの典型的な負荷より小さい負荷を駆動するように
設計することが可能である）、本発明において使用する
ＩＣは、小電力消費型に設計することができるため、パ
ワードレーンと熱放散の２つ問題が緩和される。さら
に、駆動要求の小さいＩＣは物理的に小型にすることが
できるので、節減された空間は追加論理回路を設けるた
めに使用できる。このような追加論理回路の能力は特定
業務向きＩＣにとって特に有用である。チップキャリヤ
の標準化は、システムに融通性を与える。また、各マル
チチップキャリヤに多数のチップが装着されるので、基
板上のチップキャリヤの総数が減る。特に、広い単方向
バス部分を備えた実施例においては、前記バス部分に多
数のピンが必要になるから、このことは有益である。し
たがって、同じピンを数個のチップが共用するマルチチ
ップキャリヤを設けることにより、基板上のピンの数が
減り、したがってコストが下がる効果がある。あらゆる
レベルのバスは、パイプラインステージの間で同様な遅
延が生じるように平均される。最も下のパイプラインス
テージにおいては、バスの長さが短くなり（約３イン
チ、すなわち約 7.5 cm 以下）、かつバスのローディン
グが低減する（約20 pF 以下に）ので、遅延を短縮する
ことが可能である。接続パッドを密集間隔（ 0.025イン
チ、すなわち約 0.6 mm）で配置し、チップキャリヤの
２つの縁にバスを接触させることにより、ＭＣＣにおい
て高ピンカウントが可能である。また、この配列法によ
り、チップキャリヤの下に対称に基板バスを通すことが
できるので、インピーダンスの整合がより容易になる。
主要なすべてのＩＣは、マルチチップキャリヤに同じよ
うに接続されて、システムバスに対しまったく同一にイ
ンタフェースするモジュールが作られる。したがって、
異なる構成のモジュールを使用することによって、シス
テムの構成を変更することが可能である。たとえば、モ
ジュールに、メモリ制御コンポーネント、プロセッサコ
ンポーネント、両者の組合せ、またはＩＯコンポーネン
トを含ませることができる。電力処理用メモリの置換な
どの再構成は、基板上のルーチン変更によって行うこと
ができる。ＭＣＣのモジュール化により、ディストリビ
ュータまたはユーザーはＭＣＣのリストを作り、計算処
理施設の改修または修理をより容易に行うことができ
る。バックプレーンバスに基板を追加すれば、システム
を拡張することが可能である。基板上に個別ＩＣキャリ
ヤを設ける代わりに、基板上にマルチチップキャリヤを
設ければ、従来の装置に比べて、各基板上のバス長さを
より短くすることができる。
【００３９】本発明は、マルチプロセッサシステムにと
って特に有益である。典型的なマルチプロセッサシステ
ムは、各プロセッサごとに１個またはそれ以上のキャッ
シュデバイスを備えている。一定の実施について、キャ
ッシュフィルを実行するときどれだけ頻繁にバスを使用
する必要があるかを統計的に計算することが可能である
から、各キャッシュフィルがどれだけ時間をとるかがお
およそわかる。したがって、バスをオーバーロードさせ
ず、マルチプロセッサシステムの多くの利点を損なわず
に、バス上でどれだけ多くのマイクロプロセッサが通信
できるかに、バス容量の上限がある。この理由により、
マルチプロセッサシステムの最も重要な特徴の１つは、
バス帯域である。本発明は、上に述べたように、バス待
ち時間を犠牲にして、バス帯域を拡大する。バス帯域の
拡大は、特に、待ち時間の重荷がプロセッサの間で配分
されるマルチプロセッサシステムでは、待ち時間の不利
益を補って余りあると信じる。
って特に有益である。典型的なマルチプロセッサシステ
ムは、各プロセッサごとに１個またはそれ以上のキャッ
シュデバイスを備えている。一定の実施について、キャ
ッシュフィルを実行するときどれだけ頻繁にバスを使用
する必要があるかを統計的に計算することが可能である
から、各キャッシュフィルがどれだけ時間をとるかがお
およそわかる。したがって、バスをオーバーロードさせ
ず、マルチプロセッサシステムの多くの利点を損なわず
に、バス上でどれだけ多くのマイクロプロセッサが通信
できるかに、バス容量の上限がある。この理由により、
マルチプロセッサシステムの最も重要な特徴の１つは、
バス帯域である。本発明は、上に述べたように、バス待
ち時間を犠牲にして、バス帯域を拡大する。バス帯域の
拡大は、特に、待ち時間の重荷がプロセッサの間で配分
されるマルチプロセッサシステムでは、待ち時間の不利
益を補って余りあると信じる。
【００４０】バスインタフェースを実行する標準型イン
タフェースチップ（ＢＩＣ）を使用しているので、他の
すべてのチップの駆動要求は、３インチにわたって 20
pFであり、かなり緩和される。これは、ＩＣの機能が高
速バスに付随する電気的問題から切り離されることを意
味する。したがって、バスの修正はＢＩＣに対する変更
だけで済む。
タフェースチップ（ＢＩＣ）を使用しているので、他の
すべてのチップの駆動要求は、３インチにわたって 20
pFであり、かなり緩和される。これは、ＩＣの機能が高
速バスに付随する電気的問題から切り離されることを意
味する。したがって、バスの修正はＢＩＣに対する変更
だけで済む。
【００４１】本発明では、インタフェースチップをチッ
プキャリヤの縁近くに取り付けた比較的長い（14 mm ）
コンポーネントとして構成し、チップキャリヤの縁から
チップパッドまでのスタブ長さを最小にすることによ
り、インダクタンスとキャパシタンスの問題を最小にし
ている。
プキャリヤの縁近くに取り付けた比較的長い（14 mm ）
コンポーネントとして構成し、チップキャリヤの縁から
チップパッドまでのスタブ長さを最小にすることによ
り、インダクタンスとキャパシタンスの問題を最小にし
ている。
【００４２】また、記載した実施例の多数の変更態様や
修正態様を使用することもできる。本発明は、より小さ
いサイズまたはより大きなサイズに縮小または拡大する
こともできるし、より多くのバスセグメントを使用する
こともできる（たとえば、４つ、５つ、またはそれ以上
のバスセグメントを使用できる）という意味で、縮小ま
たは拡大することができる。記載した実施例において、
各ＭＣＣ上にＢＩＣを設けているが、ＢＩＣを取り外
し、ＭＣＣバスを基板バスに直接接続して、各基板上に
単一基板／ＭＣＣバスセグメントを有効に設けることも
できるであろう。その場合には、各チップが、バスに送
り出すデータまたはバスから受け取ったデータを保持す
るレジスタを備えることになろう。上記の代わりに、各
ＭＣＣがＢＩＣを備えずに、１個またはそれ以上のレジ
スタを備えれば、あるレベルのパイプライン処理をなし
で済ますことができるであろう。以上、一定の寸法を有
し、特定の材料を使用する好ましい実施例について説明
したが、別の寸法や材料を使用してもよいことは、この
分野の専門家には明らかであろう。
修正態様を使用することもできる。本発明は、より小さ
いサイズまたはより大きなサイズに縮小または拡大する
こともできるし、より多くのバスセグメントを使用する
こともできる（たとえば、４つ、５つ、またはそれ以上
のバスセグメントを使用できる）という意味で、縮小ま
たは拡大することができる。記載した実施例において、
各ＭＣＣ上にＢＩＣを設けているが、ＢＩＣを取り外
し、ＭＣＣバスを基板バスに直接接続して、各基板上に
単一基板／ＭＣＣバスセグメントを有効に設けることも
できるであろう。その場合には、各チップが、バスに送
り出すデータまたはバスから受け取ったデータを保持す
るレジスタを備えることになろう。上記の代わりに、各
ＭＣＣがＢＩＣを備えずに、１個またはそれ以上のレジ
スタを備えれば、あるレベルのパイプライン処理をなし
で済ますことができるであろう。以上、一定の寸法を有
し、特定の材料を使用する好ましい実施例について説明
したが、別の寸法や材料を使用してもよいことは、この
分野の専門家には明らかであろう。
【図１】従来の方式に従って、バスに接続されたＩＣコ
ンポーネントの略図である。
ンポーネントの略図である。
【図２】本発明に従って、多重セグメントバスに接続さ
れたＩＣコンポーネントの略図である。
れたＩＣコンポーネントの略図である。
【図３】本発明に係るマルチチップキャリヤ（ＭＣＣ）
の斜視図である。
の斜視図である。
【図４】本発明に係るマルチチップキャリヤ（ＭＣＣ）
の底面図である。
の底面図である。
【図５】バスインタフェースチップ（ＢＩＣ）のブロッ
ク図である。
ク図である。
【図６】本発明に係るバス通信のパイプラインステージ
を示す略図である。
を示す略図である。
【図７】図６に対応するタイミング図である。
【図８】双方向バスを用いた多重セグメントバス通信を
示す略図である。
示す略図である。
【図９】本発明に従って、単方向バスを用いた多重セグ
メントバス通信を示す略図である。
メントバス通信を示す略図である。
１０ バックプレーン／基板バスシステム １２ａ，１２ｂ 基板 １４ａ，１４ｂ 基板バス １６ 共通バックプレーンバス １８ａ〜１８ｒ チップキャリヤ ２０ａ〜２０ｒ 専用バス ２２ 負荷抵抗器 ２６ａ，２６ｂ 基板 ２８ バックブレーンバス ３０ａ〜３０ｒ 集積回路（チップ） ３２ａ，３２ｂ 基板バス ３４ａ〜３４ｆ マルチチップキャリヤ（ＭＣＣ） ３６ａ〜３６ｆ ＭＣＣバス ３８ａ〜３８ｘ バスインタフェースチップ（ＢＩＣ） ４０ａ〜４０ｄ バックプレーンインタフェースチップ ４２ シリコン基層 ４３ａ，４３ｂ バス縁 ４６ リード線 ４８ａ〜４８ｂ コネクタ ５２ａ〜５２ｂ 単方向バス ５４ アルミニウムフィン付きヒートシンク ６２，６４ ノード ６２ａ，６４ｂ 入力バッファ ６４ａ，６４ｂ 出力バッファ ６６ 高レベルの双方向バス ６７，６７′ レジスタ ６８，７０ 低レベルの双方向バス ６８ａ，６８ｂ，７０，７０ｂ 低レベルの単方向バス １１０ レシーバ １１２ ドライバ １１４ ドライバ １１６ レシーバ １１８ａ，１１８ｂ ラッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/28 (72)発明者 ジーン ガスティネル アメリカ合衆国 カリフォルニア州 94303 パロ アルト マーリー ウェイ 3271 (72)発明者 ウィリアム エフ ガンニング アメリカ合衆国 カリフォルニア州 94022 ロス アルトス ヒルズ ラ ク レスタ ドライヴ 12930 (72)発明者 マイケル オーヴァートン アメリカ合衆国 カリフォルニア州 94306 パロ アルト ラモーナ 3168
Claims (32)
- 【請求項１】 データの伝送に使用する同期セグメント
バスであって、 各セグメントが２つの端を有する複数のバスセグメン
ト、 各セグメントの各端に接続され、接続されたバスセグメ
ントからデータを受け取り、接続されたバスセグメント
へデータを送り出す複数のレジスタ、および前記レジス
タが同期して動作するようにレジスタを刻時するクロッ
ク手段、を備え、 第１バスセグメントの一端に接続された第１レジスタか
ら送り出されたデータは、１クロックサイクルで、第１
バスセグメントの他端に接続された第２レジスタで受け
取られ、第２パスセグメントの一端に接続された前記第
２レジスタから送り出されたデータは、１クロックサイ
クルで、第２バスセグメントの他端に接続された第３レ
ジスタで受け取られ、前記第３レジスタで受け取られた
データは、前記第１レジスタから送り出されたデータお
よび前記第２レジスタから送り出されたデータと実質上
同一であることを特徴とする同期セグメントバス。 - 【請求項２】 少なくとも１つのバスセグメントは、第
１方向にデータを伝送する第１単方向部分と、前記第１
方向部分とは異なる第２方向にデータを伝送する第２単
方向部分を有することを特徴とする請求項１に記載の同
期セグメントバス。 - 【請求項３】 前記バスセグメントのうちの１つは双方
向バスであり、他のすべてのバスセグメントは第１方向
にデータを伝送する第１単方向部分と、前記第１方向部
分とは異なる第２方向にデータを伝送する第２単方向部
分を有することを特徴とする請求項１に記載の同期セグ
メントバス。 - 【請求項４】 前記双方向バスはバックプレーンバスで
あることを特徴とする請求項３に記載の同期セグメント
バス。 - 【請求項５】 バスセグメントに置かれるすべてのデー
タは、バスセグメントに置かれる前に、前記レジスタの
１つに保持されることを特徴とする請求項１に記載の同
期セグメントバス。 - 【請求項６】 コンピュータ内の通信に使用する同期セ
グメント共用バスであって、 複数の第１レベルバスセグメント、 複数のマルチチップキャリヤ（各チップキャリヤは、第
１レベルバスセグメントと、複数の集積回路チップを第
１レベルバスセグメントへ接続する手段を有する）、 複数の第２レベルバスセグメント（そのうちの少なくと
も１つは、第１マルチチップキャリヤと第２マルチチッ
プキャリヤとを接続する）、 各マルチチップキャリヤ上にあって、データを記憶し、
第１レベルバスセグメントの１つと第２レベルバスセグ
メントの１つの間でデータを伝送する、少なくとも１つ
の第１レベルバスインタフェースチップ、 第１の第２レベルバスセグメントと第２の第２レベルバ
スセグメントとを接続する少なくとも１つの第３レベル
バスセグメント、およびデータを記憶し、第２レベルバ
スセグメントの１つと第３レベルバスセグメントの１つ
の間でデータを伝送する、少なくとも１つの第２レベル
バスインタフェースチップ、を備えていることを特徴と
する同期セグメント共用バス。 - 【請求項７】 前記少なくとも第１の第１レベルバスイ
ンタフェースチップは、第１電圧および第１キャパシタ
ンスを有する第２レベルバスセグメントの１つへ出力を
与え、前記少なくとも第２の第１レベルバスインタフェ
ースチップは、前記第１電圧および第１キャパシタンス
にほぼ等しい電圧およびキャパシタンスを有する第２レ
ベルバスセグメントの１つへ出力を与えることを特徴と
する請求項６に記載の同期セグメント共用バス。 - 【請求項８】 前記少なくとも第１マルチチップキャリ
ヤと第２マルチチップキャリヤは、第２レベルバスセグ
メントの作用に実質上影響を及ぼさずに、交換可能であ
ることを特徴とする請求項６に記載の同期セグメント共
用バス。 - 【請求項９】 さらに、 第３の第２レベルバスセグメントと第４の第２レベルバ
スセグメントとを接続する少なくとも１つの第３レベル
バスセグメント、および第１の第３レベルバスセグメン
トと第２の第３レベルバスセグメントとを接続する少な
くとも１つの第４レベルバスセグメント、を備えている
ことを特徴とする請求項６に記載の同期セグメント共用
バス。 - 【請求項１０】 さらに、 複数の集積回路チップのすべてによって受信されるデー
タを、第１の集積回路チップから転送する手段を備えて
おり、前記複数の集積回路チップによるデータの受信は
ほぼ同時であることを特徴とする請求項６に記載の同期
セグメント共用バス。 - 【請求項１１】 前記複数の第１レベルバスセグメント
の長さは約１５インチ以下であることを特徴とする請求
項６に記載の同期セグメント共用バス。 - 【請求項１２】 前記複数の第１レベルバスセグメント
は終端負荷抵抗器を用いずに構成されていることを特徴
とする請求項６に記載の同期セグメント共用バス。 - 【請求項１３】 前記第１レベルバスセグメントの少な
くとも１つは、集積回路の１つから第２レベルバスセグ
メントの１つへデータを転送する第１単方向部分と、第
２レベルバスセグメントの１つから集積回路の１つへデ
ータを転送する第２単方向部分を有することを特徴とす
る請求項６に記載の同期セグメント共用バス。 - 【請求項１４】 前記第２レベルバスセグメントの少な
くとも１つは、第１レベルバスセグメントの１つから第
３レベルバスセグメントの１つへデータを転送する第１
単方向部分と、第３レベルバスセグメントの１つから第
１レベルバスセグメントの１つへデータを転送する第２
単方向部分を有することを特徴とする請求項６に記載の
同期セグメント共用バス。 - 【請求項１５】 コンピュータ内の通信に使用する同期
セグメント共用バスであって、 複数の第１レベルバスセグメント、 複数のマルチチップキャリヤ（各チップキャリヤは、第
１レベルバスセグメントと、複数の集積回路チップを第
１レベルバスセグメントへ接続する手段と、第１および
第２の対向する縁を有する）、 複数の第２レベルバスセグメント（そのうちの少なくと
も１つは、第１マルチチップキャリヤと第２マルチチッ
プキャリヤとを接続する）、 各マルチチップキャリヤ上にあって、データを記憶し、
第１レベルバスセグメントの１つと第２レベルバスセグ
メントの１つの間でデータを伝送する、少なくとも第１
および第２の第１レベルバスインタフェースチップ（前
記バスインタフェースチップは前記第１および第２の対
向する縁の近くに配置されている）、 第１の第２レベルバスセグメントと第２の第２レベルバ
スセグメントとを接続する少なくとも１つの第３レベル
バスセグメント、およびデータを記憶し、第２レベルバ
スセグメントの１つと第３レベルバスセグメントの１つ
の間でデータを伝送する、少なくとも１つの第２レベル
バスインタフェースチップ、を備えていることを特徴と
する同期セグメント共用バス。 - 【請求項１６】 さらに、 前記第１および第２の第１レベルバスインタフェースチ
ップを第２レベルバスセグメントへ導電接続するコネク
タを備えており、前記コネクタの長さは約２mm以下であ
ることを特徴とする請求項１６に記載の同期セグメント
共用バス。 - 【請求項１７】 少なくとも第１レベル、第２レベル、
および第３レベルバスセグメントを準備すること、 第１レベルバスセグメントを第２バスセグメントに接続
する第１レベルインタフェースチップを準備すること、 第２レベルバスセグメントと第３バスセグメントを接続
する、少なくとも第１および第２の第２レベルインタフ
ェースチップを準備すること、 第１レベルバスセグメントを通して第１レベルインタフ
ェースチップへデータを送信し、そこに保持すること
（前記データの送信および保持は、第１期間をもつ第１
バスサイクルの間に起きる）、 前記データを第１レベルインタフェースチップから第２
レベルバスセグメント上に受信し、前記第２レベルバス
セグメントを通して第１の第２レベルインタフェースチ
ップへ送信し、そこに保持すること（前記データの受
信、送信、および保持は、前記第１期間とほぼ同じ第２
期間をもつ第２バスサイクルの間に起きる）、および前
記データを第１の第２レベルインタフェースチップから
第３レベルバスセグメント上に受信し、前記第３レベル
バスセグメントを通して第２の第２レベルインタフェー
スチップへ送信し、そこに保持すること（前記データの
受信、送信、および保持は、前記第１期間とほぼ同じ第
３期間をもつ第３バスサイクルの間に起きる）、の諸ス
テップから成ることを特徴とするセグメント共用バス通
信方法。 - 【請求項１８】 前記第１レベルバスセグメントを通し
てデータを送信するステップは、第１レベルバスセグメ
ントの第１単方向部分を通してデータを送信するステッ
プを含んでおり、本方法は、さらに、 前記第１単方向部分を通す送信と同時に、第１レベルイ
ンタフェースチップから第１レベルバスセグメントの第
２単方向部分を通してデータを送信するステップを含ん
でいることを特徴とする請求項１７に記載のセグメント
共用バス通信方法。 - 【請求項１９】 複数の第１レベルバスセグメント、複
数の第２レベルバスセグメント、および少なくとも１つ
の第３レベルバスセグメントを準備すること、 第１レベルバスセグメントに接続する複数の集積回路チ
ップを準備すること、 前記第１レベルバスセグメントを前記第２レベルバスセ
グメントに接続する複数の第１レベルインタフェースチ
ップを準備すること、 前記第２レベルバスセグメントを前記第３レベルバスセ
グメントに接続する複数の第２レベルインタフェースチ
ップを準備すること、 第１の集積回路チップから第１の第１レベルバスセグメ
ントを通して第１の第１レベルインタフェースチップへ
データを送信し、そこに保持すること、 前記データを第１の第１レベルインタフェースチップか
ら第１の第２レベルバスセグメント上に受信し、前記第
１の第２レベルバスセグメントを通して第１の第２レベ
ルインタフェースチップへ送信し、そこに保持するこ
と、 前記データを第１の第２レベルインタフェースチップか
ら前記第３レベルバスセグメント上に受信し、前記第３
レベルバスセグメントを通して複数の第２レベルインタ
フェースチップへ送信し、そこに保持すること、 前記データを複数の第２レベルインタフェースチップか
ら複数の第２レベルバスセグメント上に受信し、前記デ
ータを複数の第１レベルインタフェースチップに保持す
ること、および前記データを複数の第１レベルインタフ
ェースチップから複数の第１レベルバスセグメント上に
受信し、前記複数の第１レベルバスセグメントを通して
送信し、複数の集積回路チップのすべてによってほぼ同
時に受信すること、の諸ステップから成ることを特徴と
するセグメント共用バス通信方法。 - 【請求項２０】 前記第１レベルバスセグメントを通し
てデータを送信するステップは、第１の第１レベルバス
セグメントの第１単方向部分を通してデータを送信する
ステップを含んでおり、本方法は、さらに、 前記第１単方向部分を通す送信と同時に、第１レベルイ
ンタフェースチップから第１レベルバスセグメントの第
２単方向部分を通してデータを送信し、集積回路チップ
の１つによって受信するステップを含むことを特徴とす
る請求項１９に記載のセグメント共用バス通信方法。 - 【請求項２１】 少なくとも第１、第２、および第３バ
スセグメントを有する同期セグメント共用バスシステム
内のマルチチップキャリヤであって、 第１および第２縁と、第１および第２面を有する基層、 前記基層上に形成され、第１バスセグメントを構成する
複数の導電性トレース、 前記基層の第１面に配置され、第１バスセグメントに接
続された複数の集積回路、および前記基板の第１および
第２縁の近くに配置され、第１バスセグメントからデー
タを受信し、前記データを保持し、前記データを第２バ
スセグメントへ送信する少なくとも第１および第２バス
インタフェースチップ、から成ることを特徴とするマル
チチップキャリヤ。 - 【請求項２２】 前記第２バスセグメントの長さは約 1
5 インチ以下であることを特徴とする請求項２１に記載
のマルチチップキャリヤ。 - 【請求項２３】 前記基層は、第２バスセグメントと平
行な平面内にあることを特徴とする請求項２１に記載の
マルチチップキャリヤ。 - 【請求項２４】 さらに、 前記基層の第２面に配置された複数の冷却フィンを有す
ることを特徴とする請求項２１に記載のマルチチップキ
ャリヤ。 - 【請求項２５】 さらに、 第１および第２バスインタフェースチップを第２バスセ
グメントに導電接続するコネクタを備えており、前記コ
ネクタの長さは約２ mm 以下であることを特徴とする請
求項２１に記載のマルチチップキャリヤ。 - 【請求項２６】 前記第１バスセグメントは終端負荷抵
抗器を用いずに形成されていることを特徴とする請求項
２１に記載のマルチチップキャリヤ。 - 【請求項２７】 前記第１バスセグメントは集積回路の
１つから第２バスセグメントへデータを送る第１単方向
部分と、第２バスセグメントから集積回路の１つへデー
タを送る第２単方向部分を有することを特徴とする請求
項２１に記載のマルチチップキャリヤ。 - 【請求項２８】 さらに、 第２バスセグメントからデータを受信し、前記データを
保持し、そして前記データを第３バスセグメントへ送信
する少なくとも第３バスインタフェースチップを有する
ことを特徴とする請求項２１に記載のマルチチップキャ
リヤ。 - 【請求項２９】 少なくとも第１、第２、および第３バ
スセグメントを有する同期セグメント共用バスシステム
内の回路基板であって、 基板ベース、 平面内にある前記基板ベース上に形成され、第２バスセ
グメントを構成する複数のトレース、および前記基板ベ
ースに取り付けられた少なくとも１つのマルチチップキ
ャリヤ、から成り、前記１つのマルチチップキャリヤ
は、 第１および第２縁と、第１および第２面を有する基層、 前記基層の上に形成され、第１バスセグメントを構成す
る複数の導電性トレース、 前記基層の第１面に配置され、第１バスセグメントに接
続された複数の集積回路、および前記基層の第１および
第２縁の近くに配置され、第１バスセグメントからデー
タを受信し、前記データを保持し、前記データを第２バ
スセグメントへ送信する少なくとも第１および第２バス
インタフェースチップ、から成り、前記第２バスセグメ
ントは前記基板上に、前記第１および第２バスインタフ
ェースチップ間に取り付けられたマルチチップキャリヤ
の下に伸びていることを特徴とする回路基板。 - 【請求項３０】 前記第１マルチチップキャリヤは第１
電圧と第１キャパシタンスを有する第２バスセグメント
へ出力を与えること、および前記回路基板は、さらに、
第２バスセグメントに接続された第２マルチチップキャ
リヤを有しており、前記第２マルチチップキャリヤは前
記第１電圧と第１キャパシタンスにほぼ等しい電圧とキ
ャパシタンスを有する第２バスセグメントへ出力を与え
ることを特徴とする請求項２９に記載の回路基板。 - 【請求項３１】 少なくとも第１レベル、第２レベル、
および第３レベルのバスセグメントを準備すること、 少なくとも第１ソースチップと第１ディスティネーショ
ンチップを準備すること、 第１レベルバスセグメントを第２レベルバスセグメント
に接続する複数の第１レベルインタフェースチップを準
備すること、 第２レベルバスセグメントを第３レベルバスセグメント
に接続する複数の第２レベルインタフェースチップを準
備すること、 第１ソーススチップから第１レベルバスセグメントを通
して、第１の第１レベルインタフェースチップへデータ
を送信すること、 前記データを、第１の第１レベルインタフェースチップ
から第２レベルバスセグメントを通して、第２の第１レ
ベルインタフェースチップへ送信すること、 前記データを、第２の第１レベルインタフェースチップ
から第１レベルバスセグメントを通して第１の第２レベ
ルインタフェースチップへ送信すること、 前記データを、第１の第２レベルインタフェースチップ
から第３レベルバスセグメントを通して第２の第２レベ
ルインタフェースチップへ送信すること、 前記データを、第２の第２レベルインタフェースチップ
から第１レベルバスセグメントを通して第３の第１レベ
ルインタフェースチップへ送信すること、 前記データを、第３の第１レベルインタフェースチップ
から第２レベルバスセグメントを通して第４の第１レベ
ルインタフェースチップへ送信すること、および前記デ
ータを、第４の第１レベルインタフェースチップから第
１レベルバスセグメントを通してディスティネーション
チップへ送信すること、の諸ステップから成ることを特
徴とするセグメント共用バス通信方法。 - 【請求項３２】 コンピュータ内の通信に使用する同期
セグメント共用バスであって、 少なくとも１つの最低レベルバスセグメントと少なくと
も１つの最高レベルバスセグメントを含む複数のバスセ
グメントと、 前記複数のバスセグメントに接続されていて、データを
近接レベルのバスセグメントへ送り出す前にバスから受
信したデータを保持する複数のレジスタ、を備え、 前記複数のバスセグメントはそれぞれ少なくとも１つの
他のバスセグメントと通信するように接続され、 前記複数のバスセグメントは、各バスセグメントが近接
レベルの少なくとも１つの他のバスセグメントと通信す
ることができる複数の順序付きバスレベルを定義するよ
うに接続され、 少なくとも１つのバスセグメント上の信号の電圧レベル
は、近接レベルのバスセグメント上の信号の電圧レベル
と異なることを特徴とする同期セグメント共用バス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US490113 | 1990-03-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06266659A true JPH06266659A (ja) | 1994-09-22 |
| JP3118266B2 JP3118266B2 (ja) | 2000-12-18 |
Family
ID=23946685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP03038283A Expired - Lifetime JP3118266B2 (ja) | 1990-03-06 | 1991-03-05 | 同期セグメントバスとバス通信方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5685004A (ja) |
| EP (1) | EP0446039B1 (ja) |
| JP (1) | JP3118266B2 (ja) |
| DE (1) | DE69129767T2 (ja) |
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- 1995-05-23 US US08/447,648 patent/US5978880A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0446039B1 (en) | 1998-07-15 |
| US5685004A (en) | 1997-11-04 |
| US5978880A (en) | 1999-11-02 |
| US5632029A (en) | 1997-05-20 |
| DE69129767D1 (de) | 1998-08-20 |
| EP0446039A2 (en) | 1991-09-11 |
| EP0446039A3 (en) | 1991-12-27 |
| JP3118266B2 (ja) | 2000-12-18 |
| DE69129767T2 (de) | 1999-02-04 |
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