JPH0625969B2 - マイクロプロセッサのスタツク領域を用いる制御方式 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサを用いるプログラムの実
行に際して、プログラム中のコール命令およびリターン
命令の実行において用いられるスタック領域を用いる制
御方式に関する。

従来技術 電子計算機などにおいて、プログラムを実行する場合、
実行されるプログラムは電子計算機に備えられる読出し
／書込み自在な記憶手段に取込まれる。電子計算機に備
えられるマイクロプロセッサは、この記憶手段に記憶さ
れたプログラムを、アドレス順に読取って逐次実行して
いく。

一方、一般にプログラムを実行する際に、同一内容の処
理が数多く表われる場合、この同一処理を行なうプログ
ラム部分を、いわゆるサブルーチンとして独立させ、主
プログラムにおいてこのようなサブルーチンを必要とす
る箇所では、たとえばコール(CALL)命令を用いて処理ス
テップを前記サブルーチンに移し、サブルーチンの末尾
に記述されるリターン(RET)命令によって、主プログラ
ムの前記コール命令の直後のステップに処理を移すよう
にしている。

ここで、アドレス指定できる記憶容量がたとえば６４キ
ロバイトより大きな電子計算機では、用いられるマイク
ロプロセッサに関して前述したようなサブルーチンに関
するコール命令として、ファーコール(FCALL)命令とニ
アコール(CALL)命令とが用いられている。前者はこのよ
うな記憶手段のどのアドレスへでも処理を移すことがで
き、後者は一定の範囲内のみに処理を移すことができ
る。一方、前記サブルーチンの末尾に記述されるリター
ン命令も、前記２種類のコール命令に対応してファーリ
ターン(FRET)命令とニアリターン(RET)命令の２種類が
用いられる。

第６図はこのような従来技術のマイクロプロセッサにお
いて前記コール命令およびリターン命令を実行する際に
用いられる構成を示す図である。本従来技術では、アド
レス指定可能な全記憶領域を複数のブロックに区分す
る。また現在読取り中の命令がどのブロックに含まれる
命令であるかを表わすブロックデータが記憶され、プロ
グラムカウントのために用いられるセグメントレジスタ
１と、セグメントレジスタ１によって指定されたブロッ
ク中において、現在読取り中の命令がどの位置であるか
を示すプログラムカウンタ２と、前記セグメントレジス
タ１および／またはプログラムカウンタ２の記憶内容が
記憶されるスタック領域（アドレス指定可能なメモリ中
に設定される記憶領域）３と、このスタック領域３にお
いて前記データが記憶されるアドレスを指定するスタッ
クポインタ４とが含まれる。

ここで前記ニアコール命令を実行した場合には、スタッ
ク領域３のスタックポインタ４で指示されるアドレスに
は、プログラムカウンタ２の記憶内容のみが記憶され
る。またファーコール命令を実行した場合には、スタッ
ク領域３にはセグメントレジスタ１およびプログラムカ
ウンタ２の記憶内容が、ともに記憶される。すなわち前
記ニアコール命令は、セグメントレジスタ１の記憶内容
を変化させる必要のない、同一ブロック内のステップを
コールするコール命令である。

第７図は実行されるプログラムの処理手順を示す図であ
り、第８図はスタック領域３の記憶態様を示す図であ
る。第６図〜第８図を参照して、ニアコール命令の実行
処理について説明する。第７図に示す主プログラム５中
において、サブルーチンＡがコール命令「CALL」でニアコ
ールされると、スタックポインタ４の記憶内容はたとえ
ば２（バイト）だけ減算され、これによって指示される
スタック領域３のアドレス位置に、主プログラム５の命
令のアドレスをカウントするプログラムカウンタ２の記
憶内容が記憶される。

このようにしてサブルーチン「A」６が実行され、末尾の
ニアリターン命令がマイクロプロセッサ（図示せず）な
どによって読取られると、スタックポインタ４によって
指示されるスタック領域３のアドレスの記憶内容が読出
され、主プログラム５の前記コール命令に引き続く処理
が続行される。この後スタックポインタ４の内容は２だ
け加算される。

第９図は従来技術においてファーコール命令を実行する
処理手順を示す図であり、第１０図はスタック領域３の
記憶内容を示す図である。第６図、第９図および第１０
図を参照して、ファーコール命令の実行処理について説
明する。第９図に示される主プログラム５のファーコー
ル命令「FCALL」によって、最終的に読出されて実行され
るのは第９図に示すサブルーチン「A」６であるが、この
サブルーチン６の末尾を、主プログラム５からのファー
コール命令に対応するファーリターン命令「FRET」にして
おくと、このサブルーチン６を同一ブロック内からはコ
ールできないため、サブルーチン６の末尾はニアリター
ン命令「RET」としておく。

このため、サブルーチン６が属する同一ブロック内に、
第９図に示すコール命令とファーリターン命令とからの
みなるサブルーチン「B」６ａを設定する。すなわち末尾
がニアリターン命令「ＲＥＴ」であるサブルーチン６
は、同一セグメント内からコールされることができ、ま
た異なるセグメントからも後述されるようにコールされ
ることができる。

主プログラム５でファーコール命令が読取られると、第
６図示のスタックポインタ４は２だけ加算され、第１０
図に示す当初のスタック位置Ａ３から、第２のスタック
位置Ａ４にスタック領域３の指示アドレスを変更する。
このスタック位置Ａ４に、セグメントレジスタ１の記憶
内容が記憶される。スタックポインタ４は引続いて２だ
け加算され、前記スタック位置Ａ４からスタック位置Ａ
５にスタック領域３の指示アドレスを変更する。このス
タック位置Ａ５に、プログラムカウンタ２の記憶内容が
書込まれる。続いてプログラムカウンタ２に、サブルー
チン「B」６ａのアドレスが書込まれる。以下、同様にし
てサブルーチン「A」６がコールされる。

サブルーチン６が実行され、末尾にリターン命令「RET」
が読取られると、スタックポインタ４の指示するスタッ
ク領域３におけるスタック位置Ａ５の記憶内容が読取ら
れて、プログラムカウンタ２へ転送される。スタックポ
インタ４の記憶内容は２だけ減算され、スタック領域３
のスタック位置Ａ４を指示する。このスタック位置Ａ４
の記憶内容が読出され、セグメントレジスタ１に転送さ
れる。スタックポインタ４の記憶内容はさらに２だけ減
算される。このようにして第９図示の主プログラム５に
おけるファーコール命令のアドレスが指示され、引続く
処理ステップが実行される。

発明が解決しようとする問題点 上述したような従来技術では、サブルーチンの末尾がニ
アリターン命令で終了しているとき、このサブルーチン
を含む前記一定のブロック内からはニアコール命令でコ
ールすることができるけれども、その他の領域からコー
ルしようとすると、ファーリターン命令を含む複数ステ
ップの命令を用いる必要があり、処理手順が繁雑になっ
てしまうという問題点があった。また前記サブルーチン
がファーリターン命令で終了しているとき、前記ニアコ
ール命令が可能な同一ブロック内からコールする場合で
あっても、ファーコール命令を用いなければならず、前
述したようなスタック領域３への記憶データ量の相違に
より、スタック領域３のメモリ容量をこのようなファー
コール命令およびファーリターン命令のためにむやみに
増大しなければならないという問題点があった。

本発明の目的は、上述の問題点を解決し、使用するメモ
リ容量を節減することができるとともに、プログラムの
作成手順も簡易化されるスタック領域を用いた制御方式
を提供することである。

問題点を解決するための手段 本発明は、主プログラム２８およびサブルーチンプログ
ラム２９，３０，３１に、ファーコール命令と、ニアコ
ール命令とが含まれ、サブルーチンプログラム２９，３
０，３１にリターン命令が含まれ、 スタック領域２６が設けられ、さらに、 スタック領域２６のスタック位置を指示するスタックポ
インタ１２と、 スタック位置に書込むべき内容を記憶するセグメントレ
ジスタ１４と、 主プログラム２８およびサブルーチンプログラム２９，
３０，３１の命令と位置をカウントするプログラムカウ
ンタ１３と、 ファーコール命令とニアコール命令とを判別する判別用
レジスタ１５と、 判別用レジスタ１５のアドレスを指示するレジスタペイ
ンタ２７とを設け、 ファーコール命令を実行するとき、レジスタポインタ２
７によって指示される判別用レジスタ１５のアドレス
に、ファーコール命令を表す判別データを書込み、レジ
スタポインタをインクリメントし、スタックポインタ１
２をインクリメントしつつセグメントレジスタ１４の内
容をスタック位置に書込み、かつ、プログラムカウンタ
１７の内容をインクリメントしてスタック位置に書込
み、プログラムカウンタ１３には、ファーコールされた
サブルーチンプログラムの先頭アドレスをストアし、 ニアコール命令を実行するとき、レジスタポインタ２７
によって指示される判別用レジスタ１５のアドレスに、
ニアコール命令を表す判別データを書込み、レジスタポ
インタをインクリメントし、スタックポインタ１２をイ
ンクリメントしつつ、プログラムカウンタ１３の内容を
インクリメントしてスタック位置に書込み、プログラム
カウンタ１３には、ニアコールされたサブルーチンプロ
グラムの先頭アドレスをストアし、 リターン命令を実行するとき、レジスタポインタ２７を
デクリメントし、 判別用レジスタ１５の記憶内容がファーコール命令を表
す判別データであれば、スタックポインタ１２をデクリ
メントし、スタックポインタ１２によって指示されるス
タック位置の記憶内容をプログラムカウンタ１３に転送
し、またセグメントレジスタ１４に取込み、 判別用レジスタ１５の記憶内容がニアコール命令を表す
判別データであれば、スタックポインタ１２をデクリメ
ントしてスタック位置を指示し、このスタック位置の記
憶内容をプログラムカウンタ１３に転送することを特徴
とするマイクロプロセッサのスタック領域を用いる制御
方式である。

作用 本発明に従えば、主プログラム２８およびサブルーチン
プログラム２９，３０，３１には、２種類のコール命
令、すなわちファーコール命令とニアコール命令とが含
まれており、ファーコール命令を実行するときには、プ
ログラムカウンタ１３の記憶内容だけでなく、セグメン
トレジスタ１４の記憶内容が用いられ、ニアコール命令
を実行するときには、プログラムカウンタ１３の記憶内
容が用いられ、 リターン命令の読取り毎に、判別用レジスタ１５の記憶
内容に基づいて、ファーコール命令に対応するリターン
命令であるときには、スタックポインタ１２によって指
示されるスタック位置の記憶内容をプログラムカウンタ
１３に転送するとともにセグメントレジスタ１４に取込
み、これに対してニアコール命令に対応するリターン命
令であるときには、スタックポインタによって指示され
るスタック位置の記憶内容をプログラムカウンタ１３に
転送する。

実施例 第１図は本発明の一実施例に従うマイクロプロセッサ１
１に関連する構成を示すブロック図である。第１図を参
照して、本実施例について説明する。本実施例に従うマ
イクロプロセッサ１１には、B,C,D,E,H,Lレジスタ、ス
タックポインタ１２、プログラムカウンタ１３、セグメ
ントレジスタ１４およびファーコール／ニアコールの判
別のために用いられる判別用レジスタ１５などを含むレ
ジスタファイル１６が備えられる。レジスタファイル１
６は内部バス１７に接続され、この内部バス１７にはマ
イクロプロセッサ１１に入力される命令語を解読する命
令レジスタ１８が接続され、この命令レジスタ１８には
制御回路１９が接続される。

内部バス１７にはアキュムレータ２０および状態レジス
タ２１も接続され、アキュムレータ２０には算術論理回
路(ALU)２２が接続される。一方、このようなマイクロ
プロセッサ１１にはデータバス２３およびアドレスバス
２４などを介してＲＡＭ（ランダムアクセスメモリ）や
ＲＯＭ（リードオンリメモリ）などによって実現され、
アドレス指定可能なメモリ空間を有する記憶手段２５が
接続される。この記憶手段２５中には、後述するような
スタック領域２６が設定される。また内部バス１７に
は、後述するようなファーコール／ニアコールを判別す
るために用いられるレジスタポインタ２７が接続され
る。

第２図は本実施例に従う処理手順を示す図である。第２
図を参照して、本実施例は主プログラム２８がサブルー
チン２９，３０，３１などのファーコール命令「FCALL」
や、ニアコール命令「ＣＡＬＬ」などによってコールさ
れるサブルーチンの末尾のリターン命令を、前述の従来
技術と異なり単一のリターン命令「RET」とし、第１図に
示すごとくマイクロプロセッサ１１に、判別用レジスタ
１５およびレジスタポインタ２７などのハードウエアを
追加して、単一のリターン命令によってファーコール命
令およびニアコール命令に対応しようとするものであ
る。

第３図は判別用レジスタ１５およびレジスタポインタ２
７の記憶態様を説明する図であり、第４図は記憶手段２
５中のスタック領域２６の記憶態様を示す図であり、第
５図は本実施例に従う処理手順を説明するフローチャー
トである。第１図〜第５図を参照して、本実施例の処理
手順について説明する。本実施例では第２図に示すよう
に、主プログラム２８からサブルーチン「C」２９をコー
ルし、サブルーチン「C」２９中からサブルーチン「D」３０
をコールし、この中からさらにサブルーチン「E」３１を
コールする場合を想定して説明する。

第５図のステップｎ１でマイクロプロセッサ１１は、主
プログラム２８に記述された命令を逐次読込む。ステッ
プｎ２では読込まれた命令がファーコール命令か否かを
判断する。ここで主プログラム２８において、一般にフ
ァーコール命令「ＦＣＡＬＬ」以外の命令が処理される
とき、この判断は否定となり、処理はステップｎ３に移
る。ステップｎ３では読込まれた命令がニアコール命令
「CALL」であるかどうかの判断を行ない、主プログラム２
８でニアコール命令以外の命令が処理されている場合を
想定すると、この判断は否定となり、処理はステップｎ
４に移る。ステップｎ４では、読込まれた命令がリター
ン命令であるかどうかの判断を行ない、リターン命令で
ない命令を実行している場合を想定すると、処理はステ
ップｎ５に写り、上述のようなコール命令およびリター
ン命令以外の命令の処理を行なう。この処理が終了すれ
ば、プログラムカウンタ１３は＋１インクリメントさ
れ、ステップｎ１に戻って次のアドレスの命令を読込
む。この一連の処理が繰返される。

主プログラム２８にはファーコール命令「ＦＣＡＬＬ
Ｃ」が記述されており、これによって処理はステップｎ
７に移る。ステップｎ７では、レジスタポインタ２７の
記憶内容によって設定される判別用レジスタ１５のアド
レスに、判別用データ「1」を書込む。ここでレジスタポ
インタ２７は初期状態では「0」が設定されており、した
がって前記判別用データ「1」は第３図に示すように、判
別用レジスタ１５の第０番地に記憶される。

ステップｎ８ではレジスタポインタ２７の値が＋１イン
クリメントされ、ステップｎ９では当初第４図に示すス
タック領域２６のスタック位置Ｂ１を指示していたスタ
ックポインタ１２の記憶内容が＋２（バイト）だけイン
クリメントされ、第４図に示すスタック位置Ｂ２を指示
する。このスタック位置Ｂ２にセグメントレジスタ１４
の記憶内容が書込まれる。

ステップｎ１０ではスタックポインタ１２の値が、同様
に＋２インクリメントされ、スタック領域２６のスタッ
ク位置Ｂ３を指示する。ステップｎ１１ではプログラム
カウンタ１３の内容が＋１インクリメントされ、その結
果がスタック領域２６のスタック位置Ｂ３に書込まれ
る。この後、ステップｎ１２でスタックポインタ１２の
値が＋２インクリメントされ、スタック領域２６におけ
るスタック位置Ｂ４を指示する。ステップｎ１３ではプ
ログラムカウンタ１３に、前記コールされたサブルーチ
ン「C」２９の先頭アドレスをセットする。この後、処理
はステップｎ１に戻る。

コールされたサブルーチン「C」２９において、コール命
令およびリターン命令ではないその他の命令を読込んで
いる間は、前述のステップｎ１〜ｎ６からなる処理を順
次繰返す。ここで第２図に示すように、サブルーチン
「C」２９でニアコール命令「CALL D」をステップｎ１で読
込んだとき、ステップｎ２の判断は否定、ステップｎ３
の判断は肯定となり、処理はステップｎ１４に移る。ス
テップｎ１４では読込んだ命令がニアコール命令である
ため、前記ステップｎ８において得られたレジスタポイ
ンタ２７の記憶内容「1」で指示される判別用レジスタ１
５のアドレス「1」に、判別用データ「0」を書込む。

ステップｎ１５では、前記ステップｎ８と同様に、レジ
スタポインタ２７が＋１インクリメントされ、ステップ
ｎ１６では前述したようにスタックポインタ１２によっ
て指示されているスタック領域２６のスタック位置Ｂ４
に、プログラムカウンタ１３の値が＋１インクリメント
された値が記憶される。

ステップｎ１７では、スタックポインタ１２の値が＋２
インクリメントされ、スタック領域２６においてスタッ
ク位置Ｂ５を指示する。ステップｎ１８ではプログラム
カウンタ１３に、ニアコール命令「CALL D」によってコー
ルされるサブルーチン「D」３０の先頭アドレスをセット
する。この後、処理はステップｎ１に戻る。

以下、サブルーチン「D」３０におけるファーコール命令
「FCALL E」を読込むまでの命令処理と、これによってコ
ールされるサブルーチン「Ｅ」３１の末尾のリターン命
令「RET」以前までの命令の実行は、前述した処理が繰返
し行なわれる。すなわちサブルーチン「D」３０における
ファーコール命令の実行に当たっては、スタック領域２
６におけるスタック位置Ｂ５にセグメントレジスタ１４
の値が、またスタック位置Ｂ６にはプログラムカウンタ
１３の値がそれぞれ記憶されている。またサブルーチン
「E」３１がコールされ終った段階で、主プログラム２８
の実行に関して３回のコール命令が実行されたことにな
り、したがってレジスタポインタ２７の値は「3」に設定
され、判別用レジスタ１５の第２番地には「1」が記憶さ
れる。

ここで、サブルーチン「E」３１が実行されてゆき、末尾
のリターン命令「RET」が第５図のステップｎ１で読込ま
れると、ステップn2,n3の判断は否定となり、ステップ
ｎ４の判断は肯定となる。したがって処理はステップｎ
１９に移り、レジスタポインタ２７の値が−１デクリメ
ントされ、このときのレジスタポイン２７の記憶内容
「2」によって、判別用レジスタ１５の第２番地が指示さ
れる。ステップｎ２０ではレジスタポインタ２７の記憶
内容によって指示された、判別用レジスタ１５のアドレ
スの記憶内容が「0」であるかどうかの判断を行なう。

第３図に示すように本実施例の場合には、第２番地の記
憶内容は「1」であり、判断は否定となって処理はステッ
プn21に移る。ステップn21では、スタック領域２６のス
タック位置Ｂ６を指示しているスタックポインタ１２の
記憶内容が−２だけデクリメントされる。ステップｎ２
２では、ステップｎ２１で得られたスタックポインタ１
２の記憶内容によって指示されるスタック領域２６のス
タック位置Ｂ５の記憶内容が読取られ、プログラムカウ
ンタ１３に転送される。

ステップｎ２３ではスタックポインタ１２の記憶内容が
−２デクリメントされ、ステップｎ２４でスタックポイ
ンタ１２はスタック領域２６のスタック位置Ｂ５を指示
し、そのスタック位置Ｂ５の記憶内容がセグメントレジ
スタ１４に取込まれる。すなわちセグメントレジスタ１
４およびプログラムカウンタ１３の記憶内容によって、
第２図に示すサブルーチン「D」３０のファーコール命令
「FCALL E」のアドレスが確定され、この後、処理はステ
ップｎ１に戻る。

サブルーチン「D」３０のファーコール命令「ＦＣＡＬＬ
Ｅ」以降、リターン命令「RET」までは前述したステッ
プｎ１〜ステップn6の処理が繰返し行なわれる。サブル
ーチン「D」３０においてリターン命令「RET」を読取ると、
第５図のフローチャートにおいて処理はステップｎ１か
らステップn19を経てステップn20に到達する。ステップ
ｎ２０においてレジスタポインタ２７の記憶内容は「1」
であり、判別用レジスタの第１番地の記憶内容「0」が読
取られ、処理はステップｎ２５に移る。ステップｎ２５
ではスタックポインタ１２の記憶内容が−２デクリメン
トされ、ステップｎ２６ではこれによってスタック領域
２６においてスタック位置Ｂ４が指示される。このスタ
ック位置Ｂ４の記憶内容がプログラムカウンタ１３に転
送され、したがって第２図に示すサブルーチン「Ｃ」２
９のニアコール命令「CALL D」のアドレスが確定され、処
理はステップｎ１に戻る。

これ以降、サブルーチン「E」３１のリターン命令「RET」の
読取り時の処理およびサブルーチン「D」３０のリターン
命令「RET」の読取り時における処理と同様の処理が繰返
され、最終的に主プログラム２８のファーコール命令
「ＦＣＡＬＬ Ｃ」のアドレスが確定され、この命令以
降の処理が続行される。

以上のようにして本実施例によれば、記憶手段２５に記
憶された命令列のどのようなアドレスから開始されるサ
ブルーチンであっても、そのリターン命令をニアリター
ン命令の単一種類とすることができ、従来技術で指摘し
たようなスタック領域３（第８図および第１０図参照）
のむやみな占有を抑制することができる。また従来技術
で述べたようなコール命令およびリターン命令に関する
補助的なプログラムを別途記憶させる必要はなく、本発
明が適用されるたとえばマイクロプロセッサなどの利便
性が格段に向上される。

効果 以上のように本発明によれば、ファーコール命令および
ニアコール命令のいずれのコール命令で呼出される命令
であっても、その末尾のリターン命令を単一種類とする
ことができ、したがってスタック領域２６のメモリ容量
を低減することができるようになる。このような構成
は、判別用レジスタ１５とレジスタポインタ２７とを、
従来のマイクロプロセッサに増設することによって実現
されることができ、その実現が容易であり、構成が簡単
である。

【図面の簡単な説明】

第１図は本発明の一実施例のマイクロプロセッサ１１に
関連する構成を示すブロック図、第２図は本実施例の処
理手順を示す図、第３図はレジスタポインタ２７および
判別用レジスタ１５の記憶態様を示す図、第４図はスタ
ック領域２６の記憶態様を示す図、第５図は本実施例の
処理手順を示すフローチャート、第６図は従来技術のマ
イクロプロセッサなどのスタック領域３に関連する構成
を示すブロック図、第７図は従来技術の具体的な一処理
手順を示す図、第８図はこの手順におけるスタック領域
３の記憶内容を示す図、第９図は本従来技術の他の具体
例の処理手順を示す図、第１０図はこの処理手順におけ
るスタック領域３の記憶態様を示す図である。 １１…マイクロプロセッサ、１２…スタックポインタ、
１３…プログラムカウンタ、１４…セグメントレジス
タ、１５…判別用レジスタ、２５…記憶手段、２６…ス
タック領域、２７…レジスタポインタ、２８…主プログ
ラム、２９〜３１…サブルーチン、Ｂ１〜Ｂ６…スタッ
ク位置

Claims (1)

【特許請求の範囲】
1. 【請求項１】主プログラム２８およびサブルーチンプロ
   グラム２９，３０，３１に、ファーコール命令と、ニア
   コール命令とが含まれ、サブルーチンプログラム２９，
   ３０，３１にリターン命令が含まれ、 スタック領域２６が設けられ、さらに、 スタック領域２６のスタック位置を指示するスタックポ
   インタ１２と、 スタック位置に書込むべき内容を記憶するセグメントレ
   ジスタ１４と、 主プログラム２８およびサブルーチンプログラム２９，
   ３０，３１の命令と位置をカウントするプログラムカウ
   ンタ１３と、 ファーコール命令とニアコール命令とを判別する判別用
   レジスタ１５と、 判別用レジスタ１５のアドレスを指示するレジスタペイ
   ンタ２７とを設け、 ファーコール命令を実行するとき、レジスタポインタ２
   ７によって指示される判別用レジスタ１５のアドレス
   に、ファーコール命令を表す判別データを書込み、レジ
   スタポインタをインクリメントし、スタックポインタ１
   ２をインクリメントしつつセグメントレジスタ１４の内
   容をスタック位置に書込み、かつ、プログラムカウンタ
   １７の内容をインクリメントしてスタック位置に書込
   み、プログラムカウンタ１３には、ファーコールされた
   サブルーチンプログラムの先頭アドレスをストアし、 ニアコール命令を実行するとき、レジスタポインタ２７
   によって指示される判別用レジスタ１５のアドレスに、
   ニアコール命令を表す判別データを書込み、レジスタポ
   インタをインクリメントし、スタックポインタ１２をイ
   ンクリメントしつつ、プログラムカウンタ１３の内容を
   インクリメントしてスタック位置に書込み、プログラム
   カウンタ１３には、ニアコールされたサブルーチンプロ
   グラムの先頭アドレスをストアし、 リターン命令を実行するとき、レジスタポインタ２７を
   デクリメントし、 判別用レジスタ１５の記憶内容がファーコール命令を表
   す判別データであれば、スタックポインタ１２をデクリ
   メントし、スタックポインタ１２によって指示されるス
   タック位置の記憶内容をプログラムカウンタ１３に転送
   し、またセグメントレジスタ１４に取込み、 判別用レジスタ１５の記憶内容がニアコール命令を表す
   判別データであれば、スタックポインタ１２をデクリメ
   ントしてスタック位置を指示し、このスタック位置の記
   憶内容をプログラムカウンタ１３に転送することを特徴
   とするマイクロプロセッサのスタック領域を用いる制御
   方式。