JPH06259540A - 画像縮小装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵの処理負担を軽減することで、画像縮
小装置の画像縮小処理速度を高速化する。 【構成】 制御線６を介して、ＣＰＵ１がアドレス変換
回路３１、ラッチ回路３２、セレクタ回路３３に所望の
縮小画像データを得るに必要なパラメータを設定する。
ＣＰＵから目的とする縮小率に縮小された画像データに
対するアドレスを出力する。アドレス変換回路が実際に
画像メモリに記憶されている画像データに対するアドレ
スに変換し、この変換されたアドレスから画像データの
縮小率に応じた回数だけ連続してアドレスを順に出力す
る。ラッチ回路に読みだされた画像データを一時記憶
し、セレクタ回路がラッチ回路から所望の縮小率で間引
かれた縮小画像データを取り出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、二次元画像情報の縮小
処理を行う画像縮小装置に関する。

【０００２】

【従来の技術】一般に、画像メモリに記憶されている二
次元画像データを縮小する場合には、縦方向の縮小に関
して、画像データの縦方向のアドレスを得るための演算
処理が必要であり、横方向に関して、アドレス演算処理
に加えて、読み出した画像データに対する画素ごとの演
算処理が必要である。また、この画素ごとの演算処理
は、パラレル−シリアル変換回路などを用いて画像デー
タを１画素ずつ取り出して行う方法が一般的である。

【０００３】図４に、従来より知られているこの種の画
像縮小方法をとる画像縮小装置の一例を示す。図４に示
す本例の画像縮小装置は、画像データの処理などを行う
ＣＰＵ（中央演算処理装置）１１と、画像データを記憶
するための画像メモリ１２と、画像データの目的とする
部分を選択するための複数本のアドレスバス１４と、画
像データを読み出すためのデータバス１５とから構成さ
れており、さらに、データ表示装置として、データバス
１５から画素データを得て１画素ずつ取り出すパラレル
−シリアル変換回路１３１と、取り出した１画素ずつの
画素データを適当な画素ごとに選択して出力するカウン
タ回路１３２と、縮小した画像を表示するための表示制
御回路１７及びディスプレイ１８を備えている。

【０００４】ＣＰＵ１１は、８画素を１つの単位（以
下、１バイトとする）としてデータを処理するように構
成されている。一方、画像メモリ１２は、図５に示すよ
うなメモリ構成及びアドレス配置を有し、該画像メモリ
１２には、１枚分の二次元画像データが、ＣＰＵ１１か
ら出力された１つのアドレスに対して１バイトごとに出
力されるように記憶されている。すなわち、本例で取り
扱う画像データは、大きさが横ｘ画素、縦ｙ画素であ
り、画像の最初（左上）を示す１バイト分を選択するた
めのアドレスが０番地、その１バイト隣を示すアドレス
が１番地、１画素下を示すアドレスがｘ／８番地、画像
の右上を示すデータのアドレスがｘ／８−１番地という
ように画像メモリ内に配置されている。

【０００５】以下、画像メモリ１２に記憶された二次元
画像データを図６及び図７で示す間引き率及び間引き方
式で縮小する場合を例にとって、前記従来例に係る画像
縮小装置の動作を図８にしたがって説明する。なお、本
例における画像データの間引き率及び間引き方式は、横
方向に関しては図６に示すように、３画素ごとに２画素
間引くことによって横方向の画素数を１／３に縮小し、
縦方向に関しては図７に示すように、４ラインごとに３
ライン間引くことによって縦方向の画素数を１／４に縮
小するというものである。従って、本例においては、縮
小画像の大きさは横ｘ／３画素、縦ｙ／４画素となる。

【０００６】まず最初に、図８のステップｓ１で、ＣＰ
Ｕ１１が画像の左上を原点として、１バイト分の画素デ
ータを示す二次元座標のための変数ｘ１，ｙ１を準備
し、初期化する。ここでは画像の左上から縮小処理を実
行するとしてｘ１＝０，ｙ１＝０とする。さらにステッ
プｓ２でＣＰＵ１１が、この座標ｘ１，ｙ１から図４に
示したような画像データに対するアドレスを求める。画
像の横方向の大きさはｘ／８バイトであるから、アドレ
スａ１はａ１＝ｘ１＋ｙ１＋（ｘ／８）となる。このア
ドレスａ１をアドレスバス１４に出力する。ステップｓ
３では、画像メモリ１２がアドレスａ１に従って、１バ
イト分の画素データをデータバス１５に出力する。ステ
ップｓ４でＣＰＵ１１が得られた画素データを用いて実
際に横方向の縮小処理を行う。ここでは横方向１／３に
縮小するのだから、図６に示したように、１バイト（８
画素）の中から１番目、４番目、７番目の画素を順に選
択し、最初の３画素とする。ステップｓ５で次の画素デ
ータにアクセスするために座標ｘ１を右側に更新し（ｘ
１＝ｘ１＋１）、アドレスａ１を求める。ここでａ１を
１番地分増やす方法もあるが後に述べるように１ライン
分の処理の終了判定で座標ｘ１が必要になる。このａ１
をｓ３と同様にアドレスバス１４に出力する。ステップ
ｓ６では、画像メモリ１２が画素データを出力する。次
にステップｓ７でｓ４と同様に間引きを行うが、図６の
ように選択する画素は、２番目、５番目、及び８番目の
画素になる。これを前の３画素と合わせて６画素とす
る。さらにステップｓ８でｘ１，ａ１を求め、アドレス
ａ１を出力する。ステップｓ９で画像メモリ１２が画素
データを出力する。ステップｓ１０で同様に３番目と６
番目の画素を選択し、ここで前の画素と合わせて１バイ
ト分の縮小画像の画素データを得ることができる。次に
ステップｓ１１で座標ｘ１が画像の右端を示しているか
どうかを判定し、右端でない場合はステップｓ１２でｘ
１を更新し、ステップｓ２に戻る。右端であった場合
は、ステップｓ１３でｙ１が画像の最後ラインを示して
いるかどうか判定する。最後を示した場合は、以上で画
像１枚分の縮小処理が終了したことになる。ｙ１が最後
のラインでない場合はステップｓ１４で、次のラインを
示すｙ１を求める。つまり縦方向には図７に示したよう
に１／４に縮小するのであるから、４ラインごとに１ラ
インを選択するためにｙ１＝ｙ１＋４とする。さらにｘ
１の初期化（ｘ１＝０）を行い、ステップｓ２に戻って
以上を繰り返す。以上のステップで、１枚の画像データ
を横１／３，縦１／４に縮小することができる。

【０００７】次に、従来装置におけるディスプレイ１８
への縮小画像の表示方法の一例について説明する。な
お、表示する縮小画像の縮小率も同様に、横１／３、縦
１／４であるとする。ＣＰＵ１１は、図７に示すように
縦方向に１／４に縮小するために、まず最初に、４ライ
ンごとに１ラインを選択し、その先頭の１バイト分の画
素のアドレスを求める。ＣＰＵ１１はこのアドレスから
連続的に１ライン分のアドレスをアドレスバス１４に出
力する。画像メモリ１２はこのアドレスに対応した１ラ
イン分の画素データをデータバス１５に出力する。パラ
レル−シリアル変換回路１３１は１バイトずつデータバ
ス１５から得て、８画素分のデータの先頭から１画素ず
つ取り出し、カウンタ回路１３２に送る。カウンタ回路
１３２は、得られた１画素ずつのデータを、最初の１画
素は選択して表示制御回路１７に送り、次の２画素は無
視するというような周期的な動作を繰り返す。このカウ
ンタ回路１３２の動作によって横方向が１／３に縮小さ
れ、表示制御回路１７が得られた１画素ずつの縮小画像
データをディスプレイ１８に表示する。

【０００８】

【発明が解決しようとする課題】前記したように従来の
画像縮小装置においては、図８に示した縮小画像データ
を得るための一連の動作の中で、ステップｓ３，ｓ６，
及びｓ９以外は、すべてＣＰＵ１１の演算処理によって
実行しなければならないため、ＣＰＵの処理負担が多
く、縮小処理を高速に行うことがむずかしい。特に本例
の場合には、１バイトより小さい単位（１画素ずつ）の
処理が多いために、ＣＰＵ１１にとって大きな処理の負
担となる。加えて、縮小画像データをディスプレイ１８
に表示するに際しても、ＣＰＵ１１が縦方向に画像デー
タを縮小して適切なラインを選択し、アドレスを求めな
ければならないために、ＣＰＵの処理負担が一層増加す
る。またこれらの演算処理は、一般にソフトウェアによ
って制御されるが、このソフトウェアが非常に複雑にな
るために、ソフトウェアの開発が困難になる。さらに、
図８のステップｓ４，ｓ７，ｓ１０のように、画素デー
タのアドレスによって間引きする画素が異なるため、ラ
ンダムなアドレスからの縮小処理を実行できず、従って
縮小画像の一部分だけを任意に得ることはむずかしい。
したがって、かかる不都合を解消するためには、ＣＰＵ
の処理負担を軽減できるシステム構成の開発が不可欠で
ある。

【０００９】本発明は、かかる技術的な課題を解決する
ためになされたものであって、画像縮小処理速度が速
く、制御ソフトウェアの開発が容易で、しかも縮小画像
データの目的とする部分のデータをランダムに得ること
のできる画像縮小装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、前記の目的を
達成するために、画像縮小装置を、縦、横がそれぞれ
任意の画素数で構成された二次元画像データを、連続し
た複数画素分を一つの単位としてアクセスできるように
記憶した画像メモリと、前記画像データの選択、読み
出し、及び演算処理を行うＣＰＵと、該ＣＰＵから出
力された目的とする縮小率に縮小された画像データに対
するアドレスを、該ＣＰＵの制御に従って、実際に前記
画像メモリに記憶されている画像データに対するアドレ
スに変換し、この変換されたアドレスから画像データの
縮小率に応じた回数だけ連続してアドレスを順に出力す
るアドレス変換回路と、 該アドレス変換回路からの
アドレスによって選択された画像データを一時記憶する
ラッチ回路と、該ラッチ回路に記憶された画像データ
から、前記目的とする縮小率に応じた間引き率で間引か
れたデータを取り出すセレクタ回路と、 前記アドレ
ス変換回路、ラッチ回路、及びセレクタ回路に前記ＣＰ
Ｕがパラメータを設定するための制御線とを含んで構成
した。

【００１１】もちろん、前記画像縮小装置にて縮小され
た画像データを表示するために、上記構成の装置に、前
記ＣＰＵと前記アドレス変換回路とを接続するアドレス
バスに画像データの任意の部分を選択するためのアドレ
スを出力でき、かつ前記セレクタ回路から出力されたデ
ータを１画素ずつのデータに変換するパラレル−シリア
ル変換回路と、画像表示制御装置と、ディスプレイ等と
を付加することもできる。

【００１２】

【作用】前記手段によると、制御線を介して、予めＣＰ
Ｕがアドレス変換回路、ラッチ回路、及びセレクタ回路
に所望の縮小画像データを得るに必要なパラメータを設
定しておき、ＣＰＵから目的とする縮小率に縮小された
画像データに対するアドレスを出力することによって、
ＣＰＵが画像データをアクセスするためのアドレス演算
処理や、得られたデータに対する演算処理を行うことな
く、セレクタ回路から所望の縮小画像データを取り出す
ことができる。したがって、画像メモリ内の画像データ
の縮小画像データを、高速に得ることができると共に、
アドレス変換回路、ラッチ回路、及びセレクタ回路に与
えるパラメータを任意に変更できることから、画像メモ
リ内の画像データの任意の部分を、ランダムに得ること
ができる。また、ＣＰＵを制御するためのソフトウェア
を簡単にすることができるため、ソフトウェアの開発が
容易になる。さらには、アドレス変換回路、ラッチ回
路、及びセレクタ回路にパラメータを設定しておけば、
ディスプレイ等に縮小された画像データを表示できるこ
とから、本発明の画像縮小装置にディスプレイ等を追設
してもＣＰＵの処理負担が増加することがなく、画像メ
モリ内の画像データの縮小画像データを、高速にディス
プレイ等に表示できる。

【００１３】

【実施例】図１に本発明に係る画像縮小装置の一例を示
す。図１に示す本実施例の画像縮小装置は、画像データ
の選択、読み出し、及び演算処理を行うＣＰＵ１と、画
像データを記憶するための画像メモリ２と、画像メモリ
内の目的とする部分のデータを選択するアドレスのため
の複数本のアドレスバス４１と、ＣＰＵ１が出力するア
ドレスのための複数本のアドレスバス４２と、アドレス
バス４２から得られるアドレスをＣＰＵ１の制御に従っ
て適当なアドレスに変換し、そのアドレスから適当な回
数だけ連続してアドレスを順に前記アドレスバス１に出
力するためのアドレス変換回路と、画像メモリから出力
される１バイト分の画素データのためのデータバス５１
と、ＣＰＵ１に入力される１バイト分の画素データのた
めのデータバス５２と、データバス５１から得られる複
数バイト分の画素データのためのデータバス５１と、Ｃ
ＰＵ１に入力される１バイト分の画素データを一時記憶
するためのラッチ回路３２と、ラッチ回路３２に記憶さ
れた画素データを適当な間引き率で間引いた１バイト分
の画素データをデータバス５２に出力するためのセレク
タ回路３３と、前記アドレス変換回路３１、ラッチ回路
３２、及びセレクタ回路３３にＣＰＵ１がパラメータを
設定するための制御線６で構成されている。さらに、本
例においては、縮小画像をディスプレイ８に表示するた
めに、データバス５２から得られた１バイトずつの画素
データを１画素ずつ取り出して表示制御回路７に送るた
めのパラレルシリアル変換回路３４と、得られた１画素
ずつの画素データの表示を制御するための表示制御回路
７とが備えられている。

【００１４】ＣＰＵ１は、従来装置におけるＣＰＵ１１
と同様に、１バイトごとにデータを処理するように構成
されており、画像メモリ２は、従来装置における画像メ
モリ１２と同様に、図５に示すようなメモリ構成及びア
ドレス配置を有し、該画像メモリ２には、１枚分の二次
元画像データが、１つのアドレスに対して１バイトごと
に出力されるように記憶されている。

【００１５】以下、従来装置における場合と同様に、画
像メモリ２に記憶された二次元画像データを図６及び図
７で示す間引き率及び間引き方式で縮小する場合を例に
とって、前記従来例に係る画像縮小装置の動作を図２に
したがって説明する。まずステップｓ１で、ＣＰＵ１が
アドレス変換回路３１にパラメータを設定する。このパ
ラメータは縦横の縮小率と、画像の横方向の画素数であ
る。同様にステップｓ２及びステップｓ３で、ラッチ回
路３２及びセレクタ回路３３にパラメータ（横方向の縮
小率）を設定する。次にステップｓ４で画像メモリ２を
アクセスするためのアドレスａ２を初期化する。このア
ドレスは、目的とする縮小率に縮小された画像データに
対するアドレスとする。すなわち、このアドレスａ２
は、図３に示すように、縮小前の画像の横方向の画素数
はｘ画素（図５参照）であるから、縮小画像の横方向は
画像メモリ内で、縮小画像の最初（左上）の１バイト分
の画素データを示すアドレスを０番地とすると、次の画
素データは１番地、右上の画素データを示すアドレスは
（ｘ／３／８）−１＝（ｘ／２４）−１番地、というよ
うになる。このアドレスａ２をステップｓ５でアドレス
バス４２に出力する。ステップｓ６では、アドレス変換
回路３１が設定されたパラメータに従ってアドレスを変
換する。このアドレス変換回路３１は乗除算回路とカウ
ンタ回路によって構成することができる。つまり、アド
レスａ２と設定された横方向の画素数ｘを用いて、縮小
画像に対するアドレスａ２の示す画素データの横方向と
縦方向の座標を得る。この座標と縦横の縮小率を用い
て、実際に画像メモリ２に記憶されている画像データに
対するアドレスに変換される。さらにカウンタ回路を用
いてこのアドレスから連続したアドレスを、縮小率に従
った回数（この場合は３回）アドレスバス４１に順次出
力する。ステップｓ７で画像メモリ２が、この連続した
３バイト分のアドレスに対するデータをデータバス５１
に出力する。ステップｓ８でラッチ回路３２がこの３バ
イト分の画素データを順次記憶して、３バイト（２４画
素）分を並列にセレクタ回路３３に送る。ステップｓ９
でこの画素データをセレクタ回路３３が３画素につき２
画素を間引きして、８画素（１バイト）得てデータバス
５２に出力する。ステップｓ１０で縮小された１バイト
のデータをＣＰＵ１が得る。以下、ステップｓ１１で縮
小画像１枚分の処理が終わっているか否かが判断され、
終っていなければステップｓ１２にいってアドレスａ２
を更新し、ステップｓ５からのステップを繰り返す。

【００１６】以上のように、本実施例の画像縮小装置に
あっては、アドレスバスに出力するアドレスの演算処
理、及び得られた画素データに対する演算処理をＣＰＵ
１で行うことなく縮小画像データが得られるため、縮小
画像を非常に高速に得ることができる。また、これらの
演算処理のためのソフトウェアが必要なくなることか
ら、ＣＰＵを制御するためのソフトウェアの開発が容易
になる。

【００１７】以上の方法は、画像メモリ２に記憶された
画像データ全体の縮小画像を得るための方法であるが、
アドレス変換回路３１、ラッチ回路３２、及びセレクタ
回路３３に設定されるパラメータを適宜変更することに
よって、ＣＰＵ１は画像メモリ内にはすでに縮小された
画像データが記憶されているとして、縮小画像データに
対するアドレスを用いて縮小画像データを得ることがで
きる。すなわち、縮小画像データの任意の一部分だけを
得る場合でも、その部分に対するアドレスを用いてアク
セスすることによって、一部分だけの縮小画像を得るこ
とができる。さらに、縮小画像を得るために出力するア
ドレスは、連続している必要はなく、ランダムに縮小画
像を得ることもできる。

【００１８】ディスプレイ８に縮小画像を表示する処理
も、ＣＰＵ１によって、アドレス変換回路３１、ラッチ
回路３２、及びセレクタ回路３３に設定されるパラメー
タを適宜変更するだけで行える。すなわち、図２のステ
ップｓ１，ｓ２，ｓ３のようにしてアドレス変換回路３
１、ラッチ回路３２、及びセレクタ回路３３に対するパ
ラメータの設定を行うと、表示制御装置７が縮小画像に
対するアドレスを連続的にアドレスバス４２に出力する
ことによって縮小された画像が１バイトずつデータバス
５２から得られるので、パラレル−シリアル変換回路３
４がこの１バイトの画素データから１画素ずつ取り出
し、表示制御回路７がこの画素データをディスプレイ８
に表示することによって、縮小画像データをディスプレ
イ８に表示できる。この場合もＣＰＵ１は、画像データ
をアクセスするためのアドレスの演算処理、及び画素デ
ータに対する処理を行う必要がないので、縮小画像デー
タを高速に表示できる。

【００１９】なお、前記実施例においては、ＣＰＵ１と
して、１バイトごとにデータを処理するように構成され
たものを用い、画像メモリ２として、１枚分の二次元画
像データが１つのアドレスに対して１バイトごとに出力
されるように記憶されるものを用いた場合を例にとって
説明したが、本発明の要旨は、これに限定されるもので
はなく、任意の処理能力あるいはデータ転送能力を有す
るＣＰＵ及び画像メモリを適用できることは勿論であ
る。

【００２０】

【発明の効果】以上説明したように、本発明によると、
画像データをアクセスするためのアドレス演算処理や、
得られたデータに対する演算処理をＣＰＵで行わせるこ
となく所望の縮小率の縮小画像データを得られるので、
ＣＰＵの処理負担が軽減され、画像メモリ内の画像デー
タの縮小画像データを高速に得ることができる。また、
アドレス変換回路、ラッチ回路、及びセレクタ回路に対
するパラメータの設定を任意に行うことができるので、
画像メモリ内の画像データの任意の部分の縮小画像デー
タをランダムに得ることができる。また、ＣＰＵを制御
するためのソフトウェアを簡単にすることができること
から、ソフトウェアの開発が容易になる。また、縮小画
像データを表示するためのディスプレイ等を付設した場
合にも、ＣＰＵの処理負担が増加しないので、縮小画像
データを高速にディスプレイ等に表示できる。

【図面の簡単な説明】

【図１】実施例に係る画像縮小装置の構成図である。

【図２】実施例に係る画像縮小装置を用いた画像縮小方
法を示す流れ図である。

【図３】横１／３、縦１／４に縮小した画像データを、
画像メモリに記憶した際のアドレス配置例を示す説明図
である。

【図４】従来例に係る画像縮小装置の構成図である。

【図５】画像メモリにおける画像データのアドレス配置
例を示す説明図である。

【図６】画像データを横方向に１／３に縮小する場合
の、横方向の間引き方法を示す説明図である。

【図７】画像データを縦方向に１／４に縮小する場合
の、縦方向の間引き方法を示す説明図である。

【図８】従来例に係る画像縮小装置を用いた画像縮小方
法を示す流れ図である。

【符号の説明】

１ ＣＰＵ ２ 画像メモリ ６ 制御線 ７ 表示制御回路 ８ ディスプレイ ３１ アドレス変換回路 ３２ ラッチ回路 ３３ セレクタ回路 ３４ パラレル−シリアル変換回路 ４１ アドレス変換回路より出力されるアドレスバス ４２ ＣＰＵより出力されるアドレスバス ５１ 画像メモリより出力されるアドレスバス ５２ ＣＰＵに入力されるデータバス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 縦、横がそれぞれ任意の画素数で構成さ
   れた二次元画像データを、連続した複数画素分を一つの
   単位としてアクセスできるように記憶した画像メモリ
   と、 前記画像データの選択、読み出し、及び演算処理を行う
   ＣＰＵと、 該ＣＰＵから出力された目的とする縮小率に縮小された
   画像データに対するアドレスを、該ＣＰＵの制御に従っ
   て、実際に前記画像メモリに記憶されている画像データ
   に対するアドレスに変換し、この変換されたアドレスか
   ら画像データの縮小率に応じた回数だけ連続してアドレ
   スを順に出力するアドレス変換回路と、 該アドレス変換回路からのアドレスによって選択された
   画像データを一時記憶するラッチ回路と、 該ラッチ回路に記憶された画像データから、前記目的と
   する縮小率に応じた間引き率で間引かれたデータを取り
   出すセレクタ回路と、 前記アドレス変換回路、ラッチ回路、及びセレクタ回路
   に前記ＣＰＵがパラメータを設定するための制御線とを
   含んで構成されていることを特徴とする画像縮小装置。
2. 【請求項２】 請求項１の装置に、前記ＣＰＵと前記ア
   ドレス変換回路とを接続するアドレスバスに画像データ
   の任意の部分を選択するためのアドレスを出力でき、か
   つ前記セレクタ回路から出力されたデータを１画素ずつ
   のデータに変換するパラレル−シリアル変換回路と、画
   像表示制御装置と、ディスプレイとを付加したことを特
   徴とする画像縮小装置。