JPH06245025A - イメージセンサ、マルチチップ型イメージセンサ及び信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 センサチップの奇数、偶数画素の信号を半周
期ずらしたタイミングで交互に行ない、センサチップか
ら各々出力安定期間のみを出力し、チップ外の基板上で
合成することにより、信号読み出しの高速化を図る。 【構成】 配列された複数の画素と、この複数の画素の
うち奇数画素からの信号が出力される第１の出力線１１
と、前記複数の画素のうち偶数画素からの信号が出力さ
れる第２の出力線１２と、前記奇数画素と前記偶数画素
とで互いに半周期ずらしたタイミングで交互に第１の出
力線及び第２の出力線に前記複数の画素から信号を出力
する手段１４と、を備えたセンサチップと、前記第１の
出力線１１からの信号と前記第２の出力線１２からの信
号とを、前記センサチップ外で合成する手段と、を有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主としてファクシミリ
や複写機などに用いられる原稿読み取り装置のイメージ
センサに関するものである。

【０００２】本発明は、イメージセンサの出力信号を入
力して、紙等に印刷するための信号を出力する信号処理
回路に関するものである。

【０００３】

【従来の技術】（イメージセンサの従来例）従来、原稿
読み取り装置としては、例えば短焦点結像素子アレイを
用いる密着型マルチチップイメージセンサが知られてい
る。図７〜図１３はこのような原稿読み取り装置の一例
であり、図７は原稿読取装置の外観を示す斜視図、図８
はそのＡ−Ａ′断面図、図９はセンサチップを搭載した
基板の斜視図、図１０はそのＢ−Ｂ′断面図、図１１は
ＬＥＤを搭載した基板の斜視図、図１２は原稿読取装置
を用いたファクシミリ装置の外観を示す斜視図、図１３
はそのＣ−Ｃ′断面図である。

【０００４】図７，図８に示すように、筐体２００の上
面に原稿面に接する透明ガラス板２０１を取りつけ、Ｌ
ＥＤ２１１を配列した基板２１０を、ＬＥＤ２１１の出
射光２１２が上記透明ガラス板２０１の上面に接する原
稿面で反射されるような所定の角度で上記筐体２００内
に設け、上記透明ガラス板２０１の反射光２１３を通す
光学系２０９及びこの光学系２０９に対応して基板５０
上に設けられた複数のラインセンサ１を筐体２００内に
具備している。そして、上記光学系には例えば、商品名
「セルホックレンズアレイ」（日本板硝子株式会社製）
で代表される上述の短焦点結像素子アレイが採用されて
いる。

【０００５】ラインセンサ１は図９，図１０に示される
ように、配線部２０８の保護等のため上記基板５０にお
いて保護膜２０６で覆われ、上記基板５０は筐体２００
に係合した底板２０５にゴム板２０７を介して支えられ
ている。なお図７に示すように、上記筐体２００の両端
には端板２０３がビス２０４で装着されている。また上
記筐体２００には例えばファクシミリ本体などの外部に
おける電源、制御信号などの入出力用のコネクタ２０２
が設けられている。

【０００６】このような密着型マルチチップイメージセ
ンサ１１０は図１２及び図１３に示すように、例えばフ
ァクシミリの原稿読み取り位置に固定金具１０９を介し
て配置する。ここではファクシミリ本体１００の前縁に
原稿挿入口１０３が設けてあり、この原稿挿入口１０３
のガイドステージ１０４には平行してスリット１０５が
形成され、該スリット１０５には原稿の挿入位置を決め
るガイド駒１０６がスライド可能に装着してある。ま
た、ファクシミリ本体１００の前部上面にはキーボード
パネル１０１及びオペレーションメッセージの表示部１
０７が配置してあり、その後に原稿取り出し口１０２が
設けられている。上記原稿挿入口１０３から挿入した原
稿１１８は分離片１１７を介して給送ローラ１０８に至
り、そこからプラテンローラ１１６と上記イメージセン
サ１１０との間を通り、上記原稿取り出し口１０２に排
出される。上記ファクシミリ本体１００の後部にはロー
ル状の記録紙１１４が収納されていてその端部がプラテ
ンローラ１１５を介して外部に取り出されるようになっ
ており、上記プラテンローラ１１５の位置で、記録ヘッ
ド１１１により情報の記録がなされる。なお図中１１２
はファクシミリのシステムコントロール基板であり、１
１３は電源ユニットである。

【０００７】図１４は上記ラインセンサ１のチップ内の
回路構成の一例を示す等価回路図である。同図に於い
て、２はラインセンサ１の画素を形成し、ベース領域に
画素への入射光に対応した電荷を蓄積し、エミッタに信
号を出力するバイポーラトランジスタ構成のセンサ（以
下、バイポーラ型センサという。）、３はバイポーラ型
センサ２のベース電圧をリセットするための定電圧源、
４はバイポーラ型センサ２のベース電圧を定電圧源３の
電圧にリセットするタイミングを制御するためのＰＭＯ
Ｓトランジスタ、５はバイポーラ型センサ２のエミッタ
電圧をリセットするための定電圧源、６はバイポーラ型
センサ２のエミッタ電圧を定電圧源５の電圧にリセット
するタイミングを制御するためのｎＭＯＳトランジス
タ、７はバイポーラ型センサ２のエミッタに出力された
信号を一時保持しておくための転送容量、８は転送容量
７の電圧をリセットするための定電圧源、９は転送容量
７の電圧を定電圧源８の電圧にリセットするタイミング
を制御するためのｎＭＯＳトランジスタ、１１，１２は
各々奇数画素、偶数画素の信号を転送容量７より出力す
るための出力線、１３は転送容量７に一時保持された信
号を出力線１１，１２に出力するタイミングを制御する
ためのｎＭＯＳトランジスタ、１４はｎＭＯＳトランジ
スタ１３のゲートに順次パルスを出力し、転送容量７に
一時保持された信号を出力線１１，１２に順次出力させ
るためのシフトレジスタ、１５，１６は各々出力線１
１，１２に出力された信号を選択するためのｎＭＯＳト
ランジスタ、１９は出力線１１，１２をリセットするた
めの定電圧源、１７，１８は各々出力線１１，１２を定
電圧源１９の電圧にリセットするタイミングを制御する
ためのｎＭＯＳトランジスタ、２０はｎＭＯＳトランジ
スタ１５，１６によって選択された信号を出力するため
のバッファ・アンプ、２１はバッファ・アンプ２０の入
力をリセットするための定電圧源、２２はバッファ・ア
ンプ２０の入力を定電圧源２１の電圧にリセットするタ
イミングを制御するためのｎＭＯＳトランジスタ、２３
はバッファ・アンプ２０の出力をサンプル・ホールドす
るための容量、２４はバッファ・アンプ２０の出力をサ
ンプル・ホールドするタイミングを制御するためのｎＭ
ＯＳトランジスタ、２５はサンプルホールドされた信号
をクランプするための容量、２６はクランプのための定
電圧源、２７は定電圧源２６の電圧にクランプするタイ
ミングを制御するためのｎＭＯＳトランジスタ、２８は
クランプされた信号を出力するためのバッファ・アン
プ、２９はチップを選択するためのｎＭＯＳトランジス
タである。

【０００８】また、図１５は基板５０の構成を示し、３
０は各チップの出力を各チップ内に設けられたチップ選
択用のｎＭＯＳトランジスタ２９を介して合成した共通
出力線である。

【０００９】上記構成におけるイメージセンサの信号読
み出し動作を図１４の等価回路図、及び図１６のタイミ
ング・チャートを用いて説明する。

【００１０】まず、パルスφ_CRがＨｉｇｈレベルになる
ことにより転送容量７の電圧を定電源８の電圧にリセッ
トする。次にパルスφ_T がＨｉｇｈレベルになり、バイ
ポーラ型センサ２のエミッタに出力された各画素の信号
が転送容量７に転送される。次にパルスφ_BRがＬｏｗレ
ベルになり、続いてパルスφ_ERがＨｉｇｈレベルになる
ことにより、バイポーラ型センサ２のベース及びエミッ
タがそれぞれ定電圧源３，５の電圧にリセットされ、バ
イポーラ型センサ２は蓄積状態に入る。

【００１１】転送容量７に一時保持された信号はシフト
レジスタ１４の出力パルスＳＲ１〜ＳＲ８により出力線
１１，１２に奇数、偶数画素交互に読み出され、読み出
しが行なわれていない時に出力線１１，１２は交互にリ
セットされる。更に、パルスφ_SH，パルスφ_R が交互に
Ｈｉｇｈレベルとなることにより、信号は、パルスφ_R
がＨｉｇｈレベルの期間にクランプされた信号となる。

【００１２】各チップの選択はまずパルスφ_SW1 がＨｉ
ｇｈレベルになることにより、第１チップが選択され、
第１チップの全画素の信号が出力される間、第１チップ
のみの出力が共通出力線３０に出力され、第１チップの
出力が終ると順次、第２チップ以降のチップ出力が１チ
ップずつ共通出力線３０に出力される。

【００１３】このようにして複数のチップより構成され
るマルチチップ型イメージセンサによる原稿読み取りが
行なわれていた。

【００１４】（信号処理回路の従来例）また、従来、イ
メージセンサの出力信号を、例えばファクシミリ上で紙
に画像を印刷するための２値データに変換するために、
図１７のブロック図に示されるような信号処理回路によ
り信号処理を行なっていた。

【００１５】図１７において、４１は、原稿に光を照射
し、原稿からの反射光を光電変換し、原稿に対応した電
気信号を出力するイメージセンサ、４２はイメージセン
サ４１の出力信号をアナログ・デジタル変換し、６ｂｉ
ｔのデジタル信号を出力するアナログ・デジタル変換回
路、４３はＡ／Ｄ変換回路４２の出力から、画像のエッ
ジを検出し、エッジを強調するエッジ強調回路、４４は
エッジ強調回路４３の出力信号を輝度−濃度変換する輝
度−濃度変換回路、４５は輝度−濃度変換回路４４の出
力信号を２値化する２値化回路、４６はＡ／Ｄ変換回路
４２の＋側のリファレンス電圧に入力するシェーディン
グ・データを保持しておくためのシェーディング・メモ
リ、４７はエッジ検出、２値化の際に必要となるデータ
を一時保持しておくためのラインメモリである。

【００１６】上記構成の信号処理回路において、まず、
イメージセンサ４１により装置に設けられた白を読み取
り、Ａ／Ｄ変換回路４２でＡ／Ｄ変換された後、シェー
ディング・メモリ４６に記憶される。

【００１７】次に原稿を１ラインずつ読み取り始め、各
画素毎にあらかじめ読み出した白出力をシェーディング
・メモリ４６より読み出し、Ａ／Ｄ変換回路４２の＋側
のリファレンス電圧とし、−側には、イメージセンサ４
１の黒出力にほぼ等しい定電圧源を入力する。このよう
に各画素の出力信号は黒出力と各画素間で異なる白出力
の間で規格化されたＡ／Ｄ変換を行ない、光源の光量ば
らつき等によって生じるシェーディングの補正ができ
る。

【００１８】次にシェーディング補正され、６ｂｉｔＡ
／Ｄ変換されたＡ／Ｄ変換回路４２の出力はラインメモ
リ４７に入力し、読み出された前後のラインのデータか
らエッジ強調回路４３において画像のエッジが検出さ
れ、元のデータのエッジを強調した出力を輝度−濃度変
換回路４４に入力させる。輝度−濃度変換回路４４では
図１８に示されるγテーブルに従い、センサ出力信号
（輝度信号）を濃度信号に変換し、出力する。更に２値
化回路４５で、濃度信号をラインメモリ４７を使用し、
ディザ法又は誤差拡散法等の擬似階調画像処理を行な
い、２値データを出力する。

【００１９】

【発明が解決しようとする課題】しかしながら、上記マ
ルチチップ型イメージセンサの従来例では、奇数画素、
偶数画素の信号出力をセンサチップ内で同一出力端子に
出力するため、出力線のリセット時間、出力の立ち上が
り時間が１画素当りの信号読み出し時間に含まれること
になり、信号読み出しの高速化を妨げていた。

【００２０】また、上記信号処理回路の従来例では、６
ｂｉｔデジタル信号となったセンサ出力を輝度−濃度変
換回路においてγテーブルにより濃度信号に変換してい
るため、原稿の高濃度領域では濃度信号の階調がとびと
びになり、階調数を減らしていた。

【００２１】このため、センサ出力信号で１階調強のノ
イズがあった場合、デジタル信号で２階調分のばらつき
を見込むと、図１９に示すように濃度信号では最高１０
階調分ものばらつきとなって印刷された画像にあらわれ
ることになってしまうため、改善が望まれていた。

【００２２】

【課題を解決するための手段】本発明のイメージセンサ
は、配列された複数の画素と、この複数の画素のうち奇
数画素からの信号が出力される第１の出力線と、前記複
数の画素のうち偶数画素からの信号が出力される第２の
出力線と、前記奇数画素と前記偶数画素とで互いに半周
期ずらしたタイミングで交互に第１の出力線及び第２の
出力線に前記複数の画素から信号を出力する手段と、を
備えたセンサチップと、前記第１の出力線からの信号と
前記第２の出力線からの信号とを、前記センサチップ外
で合成する手段と、を有することを特徴とする。

【００２３】本発明のマルチチップ型イメージセンサ
は、上記本発明のイメージセンサにおけるセンサチップ
を複数配列して構成したものである。

【００２４】本発明の信号処理回路は、画像情報をイメ
ージセンサにより読み取り、このイメージセンサから前
記画像情報に対応した電気信号を得て、この電気信号を
アナログ−デジタル変換し、変換されたデジタル信号を
所定のγテーブルに従って、印刷画像の濃度信号に変換
する信号処理回路に於いて、前記γテーブルで変換され
るデジタル信号のビット数を変換後の濃度信号のビット
数より多くしたことを特徴とする。

【００２５】

【作用】本発明のイメージセンサ及びマルチチップ型イ
メージセンサは、奇数画素と偶数画素の信号読み出しを
半周期分位相をずらして行い、センサチップ内の別々の
出力端子に出力し、センサチップ外の同一出力線上で奇
数画素と偶数画素の信号を合成し、信号の立ち上がり時
間、出力線のリセット時間をイメージセンサ全体の信号
読み出し時間から排除し、信号読み出しの高速化を図ら
んとするものである。

【００２６】また、本発明の信号処理回路は、輝度−濃
度変換において輝度信号のビット数を濃度信号のビット
数より多くすることにより、濃度信号の階調とびを小さ
くし、センサー出力でのばらつきと印刷画像での濃度ば
らつきとを同等にしようとしたものである。

【００２７】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （本発明のイメージセンサの実施例）本発明のイメージ
センサの実施例としては、マルチチップ型イメージセン
サを取り上げるが、本発明は一つのセンサチップにも適
用可能であり、特にマルチチップ型イメージセンサに限
定されるものではない。

【００２８】図１は本発明を実施したラインセンサ１の
チップ内の回路構成の一例を示す等価回路図であり、図
２は複数のラインセンサを搭載した基板を示す図であ
る。なお、図１４，図１５と同一構成部材については同
一符号を付して説明を省略する。

【００２９】図１，図２において、２０，３１は各々奇
数画素、偶数画素の信号を出力するための出力バッファ
・アンプ（図１においては不図示）、２３，３２は各々
出力バッファ・アンプ２０，３１の出力をサンプル・ホ
ールドするための容量、２４，３３は各々サンプル・ホ
ールドするタイミングを制御するためのｎＭＯＳトラン
ジスタ、２５，３４は信号をクランプするための容量、
２６，３５はクランプ電圧を供給する定電圧源（なお図
１においては、２０，３１は示されておらず、定電圧源
は共通化して定電圧源２６として示している。）、２
７，３６はクランプするタイミングを制御するためのｎ
ＭＯＳトランジスタ、２８，３７は出力バッファ・アン
プ、２９，３８は共通出力線３０に出力するセンサチッ
プを選択するととに、奇数画素，偶数画素を選択するた
めのｎＭＯＳトランジスタである。

【００３０】このようなマルチチップ型イメージセンサ
の信号読み出し動作を図３のタイミング・チャートを用
いて説明する。なお、転送容量７に各画素の信号を転送
するまでの動作は図１６を用いて説明した従来例と同一
である。

【００３１】転送容量７に一時保持された画素信号はシ
フトレジスタ１４からのパルスＳＲ１〜ＳＲ８により奇
数画素は出力線１１に読み出され、偶数画素は出力線１
２に読み出される。まず最初にパルスＳＲ１がＨｉｇｈ
レベルになり、第１画素の信号が出力線１１に読み出さ
れ、これが終了する前に半周期遅れたタイミングでパル
スＳＲ２がＨｉｇｈレベルとなり、第２画素の信号が出
力線１２に読み出される。また第２画素の信号読み出し
が終了する前に半周期遅れたタイミングでパルスＳＲ１
がＬｏｗレベルとなり、第１画素の読み出しが終了し、
パルスφ_R1により出力線１１がリセットされた後、パル
スＳＲ３がＨｉｇｈレベルになり、第３画素の信号が出
力線１１に読み出される。この第３画素の信号読み出し
が終了する前に半周期遅れたタイミングで第２画素の信
号読み出しが終了し、パルスφ_R2により出力線１２がリ
セットされた後、パルスＳＲ４がＨｉｇｈレベルにな
り、第４画素の信号が出力線１２に読み出される。

【００３２】以下、半周期ずれたタイミングで奇数画素
の信号は出力線１１に、偶数画素の信号は出力線１２に
読み出される。

【００３３】出力線１１に出力された奇数画素の信号は
アンプ２０を介してパルスφ_S1，パルスφ_R1により、定
電圧源２６の電圧にクランプされ、出力バッファ・アン
プ２８を介して、パルスφ_odd1がＨｉｇｈレベルの時、
共通出力線３０に出力される。

【００３４】同様に出力線１２に出力された偶数画素の
信号はアンプ３１を介して、パルスφ_S2，パルスφ_R2に
より定電圧源３５の電圧にクランプされ、出力バッファ
・アンプ３７を介して、パルスφ_even1 がＨｉｇｈレベ
ルの時、共通出力線３０に出力される。

【００３５】パルスφ_odd1，パルスφ_even1 は各々出力
線１１，１２に出力された信号が、十分立ち上がった
後、Ｈｉｇｈレベルとなり、パルスφ_R1，パルスφ_R2に
よりリセットされる前にＬｏｗレベルとなるため、共通
出力線３０には、サンプル・ホールドされ、各々クラン
プされた信号が出力される。このパルスφ_odd1，パルス
φ_even1 は第１チップの信号読み出しが行なわれている
間、交互にＨｉｇｈレベルとなり、第１チップの信号読
み出しが終了すると共にＬｏｗレベルになる。次に第２
チップの信号読み出しが行なわれ、第２チップの選択パ
ルスφ_odd2，パルスφ_even2 が交互にＨｉｇｈレベルと
なり、以下順次第３チップ以降の信号読み出しが行なわ
れる。

【００３６】なお、マルチチップ型イメージセンサの出
力においてチップ間段差の原因となるクランプ後のバッ
ファ・アンプのオフセットは奇数−偶数画素間でもチッ
プ内の出力バッファ・アンプ２８，３７のオフセット差
分出るが、チップ内でクランプしているため、アンプ２
０，３１にゲインをもたせ、チップ外で増幅しなけれ
ば、最終的なイメージセンサの出力としては問題ない程
度に収まる。 （本発明の信号処理回路の実施例）図４は本発明の実施
例に於ける信号処理回路のブロック図を示す。なお、図
１７と同一構成部材については同一符号を付する。

【００３７】同図において、４１は原稿に光を照射し、
原稿からの反射光を光電変換し原稿に対応した電気信号
を出力するイメージセンサ、４２′はイメージセンサ４
１の出力信号をアナログ・デジタル変換し、８ｂｉｔの
デジタル信号を出力するアナログ・デジタル変換回路、
４３はＡ／Ｄ変換回路４２′の出力から、画像のエッジ
を検出し、エッジを強調するエッジ強調回路、４４′は
エッジ強調回路４３の出力信号（８ｂｉｔ）を６ｂｉｔ
の濃度信号に変換する輝度−濃度変換回路、４５は輝度
−濃度変換回路４４の出力信号を２値化する２値化回
路、４６はＡ／Ｄ変換回路４２の＋側のリファレンス電
圧に入力するシェーディング・データを保持しておくた
めのシェーディング・メモリ、４７はエッジ検出、２値
化の際に必要となるデータを一時保持しておくためのラ
インメモリである。

【００３８】上記構成の信号処理回路に於いて、まずイ
メージセンサ４１はシェーディング補正データを得るた
め、白を読み取り、Ａ／Ｄ変換回路４２′で８ｂｉｔデ
ジタル信号とした後、シェーディングメモリ４６に入力
する。

【００３９】次にイメージセンサ４１は原稿を読み取
り、あらかじめ得られているシェーディング・データを
各画素毎にＡ／Ｄ変換回路４２′の＋側のリファレンス
電圧として入力する。−側のリファレンス電圧にはイメ
ージセンサ４１の黒出力とほぼ等しい定電圧源の電圧を
入力し、各画素の黒出力、白出力間で規格化された８ｂ
ｉｔデジタル信号をＡ／Ｄ変換回路４２′は出力する。

【００４０】このようにしてシェーディング補正され、
デジタル信号となったセンサ出力信号は、エッジ強調回
路４３でエッジ強調された後、輝度−濃度変換回路４
４′に入力し、図５に示されるγ変換を行ない濃度信号
となる。

【００４１】ここで、濃度信号の階調は図１８に示す従
来例と全く同一のレベルである。センサ出力信号の階調
は本実施例では全部で２５６階調であり、図５では図１
８の１０階調（全６４階調）に相当する４０階調（全２
５６階調）までを示している。

【００４２】従って図５に示されるγテーブルは４階調
毎に○で表される階調に関しては、全６４階調時の対応
する値をそのまま用いている。全６４階調時に対応する
値のない×で示される階調の濃度信号値は○で示される
階調間を補間する値をとっている。

【００４３】いま、センサ出力ばらつきを全６４階調の
うち１階調強、全２５６階調のうち５階調とすると印刷
される画像の濃度信号のばらつきは図５のγテーブルを
用いると図６のようになる。ここで図６のセンサ出力信
号の階調は全２５６階調であり、４０階調分は全６４階
調の１０階調分に相当する。そこで図１９に於けるセン
サ出力信号の１０階調分を図６のセンサ出力４０階調分
と比較すると、濃度信号ばらつきは３階調程度改善して
いることがわかる。

【００４４】このように濃度信号ばらつきを減少させる
ことができ、更にセンサ出力ばらつきが全６４階調のう
ち１階調以下の時には、より顕著な差となってあらわれ
る。

【００４５】

【発明の効果】以上説明したように、本発明のイメージ
センサ又はマルチチップ型イメージセンサによれば、セ
ンサチップの奇数、偶数画素の信号を半周期ずらしたタ
イミングで交互に行ない、センサチップから各々出力安
定期間のみを出力し、チップ外の基板上で合成すること
により、信号読み出しの高速化を図ることができる。

【００４６】また、本発明の信号処理回路によれば、セ
ンサ出力信号を印刷画像の濃度信号に変換する際に濃度
信号のビット数よりセンサ出力信号のビット数の多いγ
テーブルにより変換することにより、イメージセンサ出
力のＳ／Ｎ比を印刷画像に最大限に反映させることがで
きる。

【図面の簡単な説明】

【図１】本発明を実施したラインセンサ１のチップ内の
回路構成の一例を示す等価回路図である。

【図２】複数のラインセンサを搭載した基板を示す図で
ある。

【図３】上記実施例の信号読み出し動作を示すタイミン
グ・チャートである。

【図４】本発明の実施例に於ける信号処理回路のブロッ
ク図である。

【図５】γ変換を行なうγテーブルを示す図である。

【図６】センサ出力信号に対する画像の濃度信号のばら
つきを示す特性図である。

【図７】原稿読取装置の外観を示す斜視図である。

【図８】図７のＡ−Ａ′断面図である。

【図９】センサチップを搭載した基板の斜視図である。

【図１０】図９のＢ−Ｂ′断面図である。

【図１１】ＬＥＤを搭載した基板の斜視図である。

【図１２】原稿読取装置を用いたファクシミリ装置の外
観を示す斜視図である。

【図１３】図１２のＣ−Ｃ′断面図である。

【図１４】ラインセンサ１のチップ内の等価回路の１例
を示す図である。

【図１５】基板５０の構成を示す図である。

【図１６】イメージセンサの信号読み出し動作を示すタ
イミング・チャートである。

【図１７】従来の信号処理回路を示すブロック図であ
る。

【図１８】従来のγ変換を行なうγテーブルを示す図で
ある。

【図１９】センサ出力信号に対する画像の濃度信号のば
らつきを示す特性図である。

【符号の説明】

２ バイポーラ型センサ ３ 定電圧源 ４ ＰＭＯＳトランジスタ ５ 定電圧源 ６ ｎＭＯＳトランジスタ ７ 転送容量 ８ 定電圧源 ９ ｎＭＯＳトランジスタ １１ 奇数画素の出力線 １２ 偶数画素の出力線 １３ ｎＭＯＳトランジスタ １４ シフトレジスタ １７ ｎＭＯＳトランジスタ １８ ｎＭＯＳトランジスタ １９ 定電圧源 ２０，３１ バッファ・アンプ ２３，３２ サンプル・ホールドするための容量 ２４，３３ ｎＭＯＳトランジスタ ２５，３４ クランプするための容量 ２６，３５ 定電圧源 ２７，３６ ｎＭＯＳトランジスタ ２８，３７ バッファ・アンプ ２９，３８ ｎＭＯＳトランジスタ ４１ イメージセンサ ４２′ アナログ・デジタル変換回路 ４３ エッジ強調回路 ４４′ 輝度−濃度変換回路 ４５ ２値化回路 ４６ シェーディング・メモリ ４７ ラインメモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 配列された複数の画素と、この複数の画
   素のうち奇数画素からの信号が出力される第１の出力線
   と、前記複数の画素のうち偶数画素からの信号が出力さ
   れる第２の出力線と、前記奇数画素と前記偶数画素とで
   互いに半周期ずらしたタイミングで交互に第１の出力線
   及び第２の出力線に前記複数の画素から信号を出力する
   手段と、を備えたセンサチップと、 前記第１の出力線からの信号と前記第２の出力線からの
   信号とを、前記センサチップ外で合成する手段と、 を有するイメージセンサ。
2. 【請求項２】 請求項１記載のセンサチップが複数配列
   されて構成されたマルチチップ型イメージセンサ。
3. 【請求項３】 画像情報をイメージセンサにより読み取
   り、このイメージセンサから前記画像情報に対応した電
   気信号を得て、この電気信号をアナログ−デジタル変換
   し、変換されたデジタル信号を所定のγテーブルに従っ
   て、印刷画像の濃度信号に変換する信号処理回路に於い
   て、 前記γテーブルで変換されるデジタル信号のビット数を
   変換後の濃度信号のビット数より多くしたことを特徴と
   する信号処理回路。