JPH11177783A - 画像読取装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速画像信号出力でも、ＣＣＤ出力とそれ以
降の画像信号処理タイミングとの同期を容易に実現す
る。 【解決手段】 原稿１の画像が縮小投影されるＣＣＤ１
０と、サンプルホールドＳ／Ｈ１〜３を有し、少なくと
もＣＣＤ１０およびサンプルホールドＳ／Ｈ１〜３は同
一基板Ａ上に実装し、ＣＣＤ駆動クロックＳ３’および
サンプルホールド信号Ｓ５，Ｓ６は同一のドライバ１を
介して供給する。ＣＣＤ１０が出力するアナログ画像信
号Ｓｅ，Ｓｏをデジタル画像デ−タＳＤ１，２に変換す
るＡ／Ｄコンバ−タＡ／Ｄ１，２およびデ−タラッチも
基板Ａに実装し、Ａ／Ｄ変換，ラッチ同期信号Ｓ１３，
Ｓ１４も同一のドライバ１を介して供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光電変換素子にて
画像光を電気信号に変換する画像読取装置に関し、例え
ば、スキャナ，複写機，ファクシミリ等に用いられる。

【０００２】

【従来の技術】光電変換素子としてはＣＣＤが代表的な
ものであり、読取幅を広くするためには、光電変換単位
素子アレイの長い（画素数が多いもの）ＣＣＤを用いる
か、あるいは複数のＣＣＤを並べる必要がある。ＣＣＤ
は、単位素子アレイの１ライン露光期間中の受光量対応
の電荷をシフトレジスタにパラレルに移し、そしてシフ
トレジスタをシリアルシフトして、単位素子アレイの各
単位素子の光電変換信号（アナログ画信号）をシリアル
に出力する。画像読取速度を高くするには、１ライン露
光期間を短くする、および／又は、シリアル出力を速く
する必要があり、特に、光電変換単位素子アレイの長い
（画素数が多いもの）ＣＣＤの場合、シフトレジスタの
シリアルシフトが高速になる。すなわちシフトクロック
の周波数が高くなる。

【０００３】

【発明が解決しようとする課題】最近は、ＣＣＤがシリ
アル出力するアナログ画信号をＣＣＤの各単位素子単位
でサンプルホ−ルドしてデジタルデ−タ（画像デ−タ）
に変換することが多く行なわれているが、高速出力の場
合、ＣＣＤのアナログ画信号出力（シリアル転送），サ
ンプルホ−ルドおよびデジタル変換のタイミング合せが
難かしくなる。

【０００４】特開平３−４１８６９号公報には、複数個
のＣＣＤを同時に同タイミングで駆動して使用する撮像
装置に於いて、これらのＣＣＤの駆動信号（パルス）の
うち一部に関しては、１個のドライバが発生するものを
全ＣＣＤに与えている。すなわち、全ＣＣＤの並列駆動
機能の一部を、１個のドライバが担っている。具体的に
は、所要のＣＣＤ駆動信号のうち、負荷の軽いシフトゲ
ートパルス，リセットパルスおよび最終段転送クロック
は、１個のドライバにて複数のＣＣＤに共通に与えてい
る。これにより、回路規模小、かつ安価である。

【０００５】しかしながら、ＣＣＤ出力とそれ以降の処
理系のタイミングの同期が管理されないので、ＣＣＤの
駆動速度が速い（駆動パルスの周波数が高い）場合に
は、安定した画像信号品質を確保するのが難しい。

【０００６】本発明は、画像信号出力速度が高い場合で
も、ＣＣＤ出力とそれ以降の画像信号処理系の画像信号
摘出タイミングとの同期を容易に実現することを目的と
する。

【０００７】

【課題を解決するための手段】（１）本発明の第１態様
の画像読取装置(図2)は、画像光をアナログ電気信号(S
e,So)に変換する光電変換素子(10)と、前記アナログ電
気信号(Se,So)をサンプルホールドする手段(S/H1〜3)を
有し、少なくとも光電変換素子(10)およびサンプルホー
ルド手段(S/H1〜3)は同一基板(11)上に実装し、光電変
換素子(10)の出力タイミングを決定するクロック(S3')
およびサンプルホールド信号(S5,S6)は同一の素子(ドラ
イバ1)を介して供給することを特徴とする。

【０００８】なお、理解を容易にするためにカッコ内に
は、図面に示し後述する実施例の対応要素の記号を、参
考までに付記した。

【０００９】これによれば、光電変換素子(10)のアナロ
グ電気信号(Se,So)の出力速度が高い場合でも、アナロ
グ電気信号(Se,So)の読出しとサンプルホールドとの間
のタイミング管理、ならびに、アナログ電気信号(Se,S
o)を後段の回路で処理するための制御信号のタイミング
管理がやり易く、安定した画像信号品質を得る事が出来
る。

【００１０】（２）本発明の第２態様の画像読取装置
(図4)は、画像光をアナログ電気信号(Se,So)に変換する
光電変換素子(10)と、前記アナログ電気信号(Se,So)を
サンプルホールドする手段(S/H1,2)と、前記サンプルホ
ールドされたアナログ電気信号(Se,So)をデジタル信号
(SD1,2)に変換するアナログ／デジタル変換手段(A/D1,
2)を有し、光電変換素子(10)，サンプルホールド手段(S
/H1,2)およびアナログ／デジタル変換手段(A/D1,2)は同
一基板(11)上に実装し、光電変換素子(10)の出力タイミ
ングを決定するクロック(S3')，サンプルホールド信号
(S5)およびアナログ／デジタル変換手段(A/D1,2)を駆動
する信号(S13)は同一の素子(ドライバ1)を介して供給す
ることを特徴とする。

【００１１】これによれば、画像読取装置はデジタル化
された画像信号(SD3=SD1+SD2)を他基板(12)に転送す
る。光電変換素子(10)のアナログ電気信号(Se,So)の出
力速度が高い場合でも、アナログ電気信号(Se,So)の読
出し，サンプルホールドおよびデジタル変換の３者間の
タイミング管理、ならびに、デジタル画像信号(SD1,2)
を後段の画像処理回路で処理するための制御信号のタイ
ミング管理がやり易く、転送による波形の歪みをアナロ
グ波形ほど気にすることなく、安定した画像信号品質を
得る事が出来る。

【００１２】

【発明の実施の形態】（３）光電変換素子，サンプルホ
ールド手段およびアナログ／デジタル変換手段の駆動ク
ロック入力端子は、共通のクロック電圧レベルで駆動可
能である。

【００１３】（４）画像読取装置は縮小光学系(9)を含
み、光電変換素子(10)はＣＣＤであり、このＣＣＤ(10)
を搭載した基板(図4の11)からデジタルの画像信号(SD1,
SD2)を出力する。

【００１４】

【実施例】−第１実施例− 図１に本発明の一実施例の概略構成を示す。画像読取装
置（スキャナ）の上部には、コンタクトガラス３と白基
準板４がある。コンタクトガラス３は、原稿１を載置す
るためのものである。原稿１は、圧板と称せられる原稿
押え２によりコンタクトガラス３から浮かないように抑
えられる。勿論、公知の様に、原稿押え２の代りにＡＤ
Ｆ（オートドキュメントフィーダ）が付いていても本発
明には差し支えない。白基準板４は、シェーディング補
正時の補正データを得るため、主走査方向に設けられた
均一濃度のほぼ白色のシ−トである。

【００１５】光源５は、白基準板４あるいはコンタクト
ガラス３に対してある角度で読み取り面を照射し、白基
準板４あるいは原稿１で反射した光は、３枚のミラー６
〜８およびレンズ９を経由して、光電変換素子であるＣ
ＣＤ１０に入射する。

【００１６】光源５と第１ミラー６は第１キャリッジ１
３に、第２および第３ミラー７，８は第２キャリッジ１
４に、搭載されており、モータ駆動により、第１キャリ
ッジ１３が図１上で左から右に移動し、これと同時に第
１キャリッジ１３の移動速度の１／２の速度で第２キャ
リッジ１４が同方向に移動する。すなわち、読み取り面
とＣＣＤ１０間の光路長を一定に保ちながら図１上で左
から右に移動する（副走査）。

【００１７】ＣＣＤ１０は、入射光量に対応した電圧を
アナログ画像信号として出力し、ＣＣＤ１０を装備した
第１画像処理ボ−ド（プリント基板Ａ）１１がアナログ
画像信号を第２画像処理ボ−ド（プリント基板Ｂ）１２
に与え、第２画像処理ボ−ド１２が、アナログ画像信号
をデジタルデ−タすなわち画像デ−タに変換し、所定の
画像処理を施して、外部機器（スキャナより画像デ−タ
を得る機器）に転送する。

【００１８】図２および図３に、図１に示す基板Ａ（１
１）およびＢ（１２）上の電気回路要素ならびにそれら
に与えられる制御信号等のタイミングを示す。基板Ａ
（１１）には、ＣＣＤ１０，バッファ（増幅器）１〜
３，可変ゲインアンプＡＭＰ，サンプルホールドＳ／Ｈ
１〜３，クランパＣＬＰ１〜３，マルチプレクサＭＰ
Ｘ，Ｄ／ＡコンバータＤ／Ａ，ドライバ１，２およびタ
イミング発生回路が搭載され、基板Ｂ（１２）には、Ａ
／ＤコンバータＡ／Ｄ，デ−タラッチ，画像処理回路お
よびＣＰＵが搭載されている。ＣＣＤ１０の載った基板
Ａは、原稿１およびレンズ９との物理的な位置合わせが
行えるように、基板取り付けに関して若干の調整しろを
持たせている。

【００１９】ＣＣＤ１０は、制御信号Ｓ１〜Ｓ４によっ
て駆動され、光源５で照明されて、ミラ−６〜８および
レンズ９で投射された原稿の反射光（画像光）の輝度に
対応した電圧を、副走査方向（図１で右から左の方向）
と直交する主走査方向（図１で紙面に垂直な方向）の順
序でアナログ画像信号として出力する。この実施例で
は、ＣＣＤ１０は主走査方向の順序で、奇数番目の画素
（単位素子）のアナログ画像信号と偶数番目の画素のア
ナログ画像信号の２系統のアナログ画像信号Ｓｅ，Ｓｏ
を出力する。すなわち奇数番画素列と偶数番画素列のア
ナログ画像信号Ｓｅ，Ｓｏを別ラインに出力する２出力
タイプであり、同相出力（Ｓｅ，Ｓｏを同時に出力）の
ものである（図３参照）。制御信号は通の通りである。

【００２０】Ｓ１：ＣＣＤ１０の光電変換単位素子すな
わちフォトエレメントの電荷を、ＣＣＤ１０内のシフト
レジスタに転送するためのゲート信号（ライン同期信
号）， Ｓ２：ＣＣＤ１０内のシフトレジスタをシリアルシフト
駆動するためのクロック信号１（シフトパルス１）， Ｓ３：ＣＣＤ１０内のシフトレジスタをシリアルシフト
駆動するためのクロック信号２（シフトパルス２）， Ｓ３’：Ｓ３と同じ信号をバッファを介してＣＣＤ１０
の最終段出力用に供給したもの（画素同期パルス）。Ｃ
ＣＤ１０の出力電圧は、この信号の立ち下がりエッジに
同期して出力される， Ｓ４：ＣＣＤ１０のリセット信号。

【００２１】Ｓ５：サンプルホ−ルドＳ／Ｈ１，２のサ
ンプルホールド信号；Ｈ：サンプリング、Ｌ：ホール
ド， Ｓ６：サンプルホ−ルドＳ／Ｈ３のサンプルホールド信
号；Ｈ：サンプリング、Ｌ：ホールド， Ｓ７：クランパＣＬＰ３のクランプ信号；Ｈ：クラン
プ、Ｌ：ホールド， Ｓ８：クランパＣＬＰ１の所定電圧コントロール用のア
ナログ信号。

【００２２】Ｓ９：アナログ画像信号Ｓｅ’，Ｓｏ’を
合成するタイミング信号；Ｈ：Ｓｏ’を選択、Ｌ：Ｓ
ｅ’を選択， Ｓ１０：可変ゲインアンプＡＭＰのゲインを制御するア
ナログ信号， Ｓ１１：クランパＣＬＰ１，２のクランプ信号；Ｈ：ク
ランプ、Ｌ：ホールド， Ｓ１２：Ａ／Ｄコンバ−タＡ／Ｄとラッチの同期クロッ
ク。この立上りでＡ／Ｄコンバ−タＡ／Ｄが画像デ−タ
を出力し、ラッチがそれをラッチする。立下りでＡ／Ｄ
コンバ−タＡ／Ｄがアナログ画像信号をサンプリングす
る。

【００２３】アナログ画像信号Ｓｅは、バッファ１を介
して次段のサンプルホールドＳ／Ｈ１にてサンプルホー
ルドされる。この信号Ｓｅは、数Ｖのオフセット電圧に
数百ｍＶの信号分が載った形態であり、オフセット電圧
値はＣＣＤ個々で異なるのが一般的である。そこで、サ
ンプルホールドＳ／Ｈ１が所定電圧を基準にしてアナロ
グ画像信号Ｓｅをサンプルホールド出来る様にクランパ
ＣＬＰ１を１ラインに１回動作させる（オフセット電圧
を所定電圧にて再生する）。

【００２４】本実施例では、図３に示す様に、ＣＣＤ１
０のＯＰＢ出力期間に制御信号Ｓ７をＯＮしてＯＰＢ出
力レベルが所定電圧になるようにクランプする。また、
クランパＣＬＰ１は、アナログ信号Ｓ８により所定電位
が可変出来る構成であり、クランパＣＬＰ１，３の所定
電圧が等しくなるように調整出来る。

【００２５】アナログ画像信号Ｓｏは、バッファ２を介
してサンプルホールドＳ／Ｈ２，Ｓ／Ｈ３にて、サンプ
ルホールドする。ここでアナログ画像信号Ｓｏ側のサン
プルホールドが２つになっているのは、同相出力のアナ
ログ画像信号Ｓｅ，Ｓｏのサンプルホールド出力の位相
を１８０°づらして、後段のマルチプレクサＭＰＳで時
系列でシリアルに合成する為である。

【００２６】サンプルホールド後のアナログ画像信号Ｓ
ｅ’，Ｓｏ’は、マルチプレクサＭＰＸにて時系列でシ
リアルに合成された後、可変ゲインアンプＡＭＰで増幅
されて出力される。ここで可変ゲインアンプＡＭＰは、
ＣＰＵにより任意の電圧を出力するＤＡコンバータＤ／
Ａの出力アナログ信号Ｓ１０によって任意のゲインを設
定できるアンプである。

【００２７】可変ゲインアンプＡＭＰで増幅されたアナ
ログ画像信号Ｓｅｏは、バッファ３によりドライブされ
て基板Ｂに搭載されているＡ／ＤコンバータＡ／Ｄに入
力される。Ａ／ＤコンバータＡ／Ｄには、制御信号Ｓ１
２（画素同期パルス）が入力されており、Ａ／Ｄコンバ
ータＡ／Ｄは、アナログ画像信号Ｓｅｏを１画素づつサ
ンプリングして画像デ−タＳＤにデジタル変換する。こ
の画像デ−タＳＤを、ラッチが制御信号Ｓ１２に同期し
てラッチし、画像処理回路にラッチデ−タを出力する。
バッファ３には可変ゲインアンプＡＭＰで増幅されたア
ナログ画像信号Ｓｅ’＋Ｓｏ’の基準レベルを決定する
ためのクランパＣＬＰ３が付いている。Ｄ／Ａコンバー
タ（Ｄ／ＡＣ）は基板Ｂに搭載されているＣＰＵにより
アクセスされて任意のアナログ電圧Ｓ８およびＳ１０を
出力する。

【００２８】基板Ａ上のタイミング発生回路は、ＣＣＤ
１０，サンプルホールドおよびその他関連する所に供給
する制御信号を作り出している。その中で、少なくとも
制御信号Ｓ３’，Ｓ５，Ｓ６およびＳ９は、同一のドラ
イバ１にて駆動してＣＣＤ１０，サンプルホ−ルドＳ／
Ｈ１〜３，マルチプレクサＭＰＸに入力する。

【００２９】ＣＣＤ出力Ｓｅ，Ｓｏは制御信号Ｓ３’の
立ち下がりエッジに同期して出力され始め、制御信号Ｓ
４の立ち上がりエッジによってリセットされる。この出
力Ｓｅ，Ｓｏは、バッファ１，２を介してサンプルホ−
ルドＳ／Ｈ１，２に入力されるので、サンプルホ−ルド
Ｓ／Ｈ１，２には、以下を考慮した制御信号Ｓ５が与え
られなければならない： ・バッファ１，２での遅延時間， ・サンプルホ−ルドＳ／Ｈ１，２でのサンプリング期
間， ・サンプルホ−ルドＳ／Ｈ１，２のホールドタイミング
（Ｓｅ，Ｓｏの出力期間内でホールドする）。

【００３０】また、サンプルホ−ルドＳ／Ｈ１，３の出
力Ｓｅ’，Ｓｏ’は、制御信号Ｓ５，Ｓ６により出力タ
イミングが定まり、マルチプレクサＭＰＸにて合成する
ので、制御信号Ｓ９は、制御信号Ｓ５およびＳ６に対し
て所定のタイミングにて与えられなければならない。タ
イミング発生回路にてこれらの制御信号のタイミング関
係が最適になるように出力しても、異なるドライバを用
いてドライブしたのでは、ドライバ間の遅延バラツキが
発生する。図１に示すように原稿１の全幅の反射光を１
つのＣＣＤ１０に縮小投影する縮小光学系を用いる画像
読取の場合、ＣＣＤ１０のフォトエレメント（光電変換
単位素子）の数が多く、原稿全幅を複数のＣＣＤで分割
読取りする場合と比較して、読取速度を同一とするため
には１ライン分のアナログ画像信号Ｓｅ，Ｓｏのシリア
ル出力速度を高速にする必要があり、高速駆動する程、
制御信号間のタイミングは許容できる公差が厳しくな
り、ドライバ間の遅延バラツキが無視できなくなる。

【００３１】そこで、本実施例では、ＣＣＤ１０を駆動
するためのクロック入力電圧が５ＶのＣＭＯＳレベルで
あるので、ＣＣＤ１０，サンプルホ−ルドＳ／Ｈ１〜３
およびマルチプレクサＭＰＸは、５ＶのＣＭＯＳレベル
で動作するものとした。すなわち共通のクロック電圧レ
ベルで駆動可能とした。そして、これらの制御信号Ｓ
３’，Ｓ５，Ｓ６およびＳ９は、同一のドライバ１にて
共通のクロック電圧レベルで駆動して、ＣＣＤ１０，サ
ンプルホ−ルドＳ／Ｈ１〜３およびマルチプレクサＭＰ
Ｘに入力している。

【００３２】図４に、ドライバ１の内部構成の概要を示
す。ドライバ１は、複数個のドライバ（増幅器）を一体
集積しＩＣパッケ−ジであり、その入力端子１，３，１
３および１１に、タイミング発生回路から、タイミング
信号（オ−バライン付のＳ３’，Ｓ５，Ｓ６，Ｓ９）が
与えられ、それらをドライバ１が反転増幅して、それぞ
れ出力端子２，４，１２および１０に制御信号Ｓ３’，
Ｓ５，Ｓ６，Ｓ９として出力する。

【００３３】これにより、Ｓ３’，Ｓ５，Ｓ６およびＳ
９の間に、ドライバを異にする場合のばらつきはなく、
ＣＣＤ１０のアナログ画像信号Ｓｅ，Ｓｏの出力速度が
高い場合でも、アナログ画像信号Ｓｅ，Ｓｏの読出しと
サンプルホールドとの間のタイミング管理、ならびに、
マルチプレクサＭＰＸにおけるアナログ画像信号Ｓｅ，
Ｓｏを時系列シリアル合成の制御信号のタイミング管理
がやり易く、安定した画像信号品質を得る事が出来る。

【００３４】制御信号Ｓ２，Ｓ３の負荷は重いので、タ
イミング発生回路は、ＣＣＤ１０を直接高速駆動せず、
ドライバ２を介して供給する。

【００３５】−第２実施例− 図５に第２実施例の基板Ａおよび基板Ｂの回路構成の概
要を示し、図６に基板Ａ上の電気回路要素に与えられる
制御信号等のタイミングを示す。なお、この第２実施例
の機構部の構成は、図１に示す第１実施例のものと同じ
である。

【００３６】この第２実施例の基板Ａには、ＣＣＤ１
０，バッファ１〜４、可変ゲインアンプＡＭＰ１，２、
サンプルホールドＳ／Ｈ１，２、クランパＣＬＰ１〜
４，マルチプレクサＭＰＸ，Ｄ／ＡコンバータＤ／Ａ，
タイミング発生回路およびドライバ１，２に加えて、Ａ
ＤコンバータＡ／Ｄ１，２およびラッチが搭載され、基
板Ｂには画像処理回路およびＣＰＵが搭載されている。

【００３７】ＣＣＤ１０は、第１実施例と同様に、制御
信号Ｓ１〜Ｓ４で駆動され、アナログ画像信号Ｓｅ，Ｓ
ｏを出力する。アナログ画像信号Ｓｅ，Ｓｏはそれぞ
れ、バッファ１，２を介して次段のサンプルホールドＳ
／Ｈ１，２にて制御信号Ｓ５のタイミングにてサンプル
ホールドされる。クランパＣＬＰ１，２は、制御信号Ｓ
７により１ラインに１回動作し、オフセット電圧の再生
を行う（図６）。

【００３８】サンプルホールド後のアナログ画像信号Ｓ
ｅ’，Ｓｏ’のそれぞれは、可変ゲインアンプＡＭＰ
１，２で増幅されバッファ３，４によりドライブされて
アナログ画像信号Ｓｅ”，Ｓｏ”となり、Ａ／Ｄコンバ
ータＡ／Ｄ１，２に入力される。 ここで、可変ゲイン
アンプＡＭＰ１，２はＣＰＵにより任意の電圧を出力す
るＤ／ＡコンバータＤ／Ａのアナログ出力信号Ｓ１０に
よって任意のゲインを設定できるアンプである。

【００３９】バッファ３，４には、可変ゲインアンプＡ
ＭＰ１，２で増幅されたアナログ信号の基準レベルを決
定するためのクランパＣＬＰ３，４が付いている。Ａ／
ＤコンバータＡ／Ｄ１，２には制御信号Ｓ１３が入力さ
れ、Ａ／ＤコンバータＡ／Ｄ１，２は、アナログ画像信
号Ｓｅ”，Ｓｏ”を１画素づつサンプリングして画像デ
−タＳＤ１，ＳＤ２にデジタル変換する。

【００４０】画像デ−タＳＤ１，ＳＤ２は、マルチプレ
クサＭＰＸにて制御信号Ｓ１４により、時系列シリアル
配列にされてアナログ画像信号Ｓｅ”，Ｓｏ”のサンプ
リング周波数の倍の周波数の画像デ−タＳＤ３に合成さ
れる。ラッチは制御信号Ｓ１５に同期して画像データＳ
Ｄ３をラッチし、基板Ｂの画像処理回路に出力する。制
御信号は次の通りである。

【００４１】Ｓ１３：Ａ／Ｄ変換同期クロック。Ａ／Ｄ
コンバ−タＡ／Ｄ１，２は、クロックの立下りでデータ
サンプリング、立上りでデータ出力， Ｓ１４：画像デ−タＳＤ１，ＳＤ２をシリアル合成する
クロック。マルチプレクサＭＰＸは、クロックのＨで画
像デ−タＤ１を選択、Ｌで画像デ−タＳＤ２を選択。ラ
ッチは、クロックの立上りで画像デ−タをラッチ。

【００４２】Ｄ／ＡコンバータＤ／Ａは、基板Ｂに搭載
されているＣＰＵによりアクセスされて任意のアナログ
電圧Ｓ８，Ｓ１０を出力する。タイミング発生回路は、
ＣＣＤ１０，サンプルホールドＳ／Ｈ１，２およびその
他関連する所に供給する制御信号を作り出している。そ
の中で、少なくとも制御信号Ｓ３’，Ｓ５，Ｓ１３およ
びＳ１４は同一のドライバ１にて駆動してＣＣＤ１０、
サンプルホ−ルドＳ／Ｈ１，２，Ａ／Ｄコンバ−タＡ／
Ｄ１，２およびマルチプレクサＭＰＸに入力する。

【００４３】ＣＣＤ１０のアナログ画像信号出力Ｓｅ，
Ｓｏは、制御信号Ｓ３’の立ち下がりエッジに同期して
出力され始め、制御信号Ｓ４の立ち上がりエッジによっ
てリセットされる。この出力Ｓｅ，Ｓｏはバッファ１，
２を介してサンプルホ−ルドＳ／Ｈ１，２に入力される
ので、サンプルホ−ルドＳ／Ｈ１，２には、以下を考慮
した制御信号Ｓ５が与えられなければならない。

【００４４】・バッファ１，２での遅延時間， ・Ｓ／Ｈ１，２でのサンプリング期間， ・Ｓ／Ｈ１，２のホールドタイミング（Ｓｅ，Ｓｏの出
力期間内でホールドする） また、サンプルホ−ルドＳ／Ｈ１，２のアナログ画像信
号出力Ｓｅ’，Ｓｏ’は、制御信号Ｓ５により出力タイ
ミングが決定し、Ａ／ＤコンバータＡ／Ｄ１，２にてデ
ジタル化するので、制御信号Ｓ１３は制御信号Ｓ５に対
して所定のタイミングにて与えられなければならない。
本実施例では、デジタル化後のデータすなわち画像デ−
タＳＤ１，ＳＤ２を、マルチプレクサＭＰＸで時系列で
シリアルに合成して出力しているので、マルチプレクサ
ＭＰＸへの制御信号Ｓ１４も制御信号Ｓ１３に対して所
定のタイミングにて与えられなければならない。

【００４５】タイミング発生回路にてこれらの制御信号
Ｓ３’，Ｓ５，Ｓ１３およびＳ１４のタイミング関係が
最適になるように出力しても、異なるドライバを用いて
ドライブしたのでは素子間の遅延バラツキが発生する。
高速駆動する程、制御信号間のタイミングは許容できる
公差が厳しくなり、素子間の遅延バラツキが無視できな
くなる。

【００４６】そこで本実施例でも、ＣＣＤ１０を駆動す
るためのクロック入力電圧が５ＶのＣＭＯＳレベルであ
るので、ＣＣＤ１０，サンプルホ−ルドＳ／Ｈ１，２，
Ａ／Ｄコンバ−タＡ／Ｄ１，２，マルチプレクサＭＰＸ
およびラッチは、５ＶのＣＭＯＳレベルで動作するもの
とした。すなわち共通のクロック電圧レベルで駆動可能
とした。そして、これらの制御信号Ｓ３’，Ｓ５，Ｓ１
３およびＳ１４は、同一のドライバ１にて共通のクロッ
ク電圧レベルで駆動して、ＣＣＤ１０，サンプルホ−ル
ドＳ／Ｈ１，２，Ａ／Ｄコンバ−タＡ／Ｄ１，２，マル
チプレクサＭＰＸおよびラッチに入力して、制御信号Ｓ
３’，Ｓ５，Ｓ１３，Ｓ１４間のズレを最小限に止め
た。これにより、ＣＣＤ１０のアナログ画像信号Ｓｅ，
Ｓｏの出力速度が高い場合でも、アナログ画像信号Ｓ
ｅ，Ｓｏの読出し，サンプルホールドおよびデジタル変
換の３者間のタイミング管理、ならびに、デジタル画像
信号ＳＤ３（＝ＳＤ１＋ＳＤ２）を後段の画像処理回路
で処理するための制御信号のタイミング管理がやり易
く、転送による波形の歪みをアナログ波形ほど気にする
ことなく、安定した画像信号品質を得る事が出来る。

【００４７】制御信号Ｓ２，Ｓ３の負荷は重いので、タ
イミング発生回路は、ＣＣＤ１０を直接高速駆動せず、
ドライバ２を介して供給する。

【図面の簡単な説明】

【図１】 本発明の第１実施例の、主に原稿走査機構の
概要を示すブロック図である。

【図２】 図１に示す基板Ａ（１１）および基板Ｂ（１
２）に装備した電気要素を示すブロック図である。

【図３】 図２に示す電気要素に与えられる制御信号の
時系列変化を示すタイムチャ−トである。

【図４】 図２に示すドライバ１の内部電気回路の概要
を示すブロック図である。

【図５】 本発明の第２実施例の基板Ａ（１１）および
基板Ｂ（１２）に装備した電気要素を示すブロック図で
ある。

【図６】 図４に示す電気要素に与えられる制御信号の
時系列変化を示すタイムチャ−トである。

【符号の説明】

Ｓ／Ｈ１〜３：サンプルホ−ルド ＣＬＰ１〜４：クランパ ＡＭＰ，ＡＭＰ１，ＡＭＰ２：可変ゲインアンプ ＭＰＸ：マルチプレクサ Ｄ／Ａ：Ｄ／Ａコンバ−タ Ａ／Ｄ，Ａ／Ｄ１，ＡＤ２：Ａ／Ｄコンバ−タ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 画像光をアナログ電気信号に変換する光
   電変換素子と、前記アナログ電気信号をサンプルホール
   ドする手段を有し、少なくとも光電変換素子およびサン
   プルホールド手段は同一基板上に実装し、光電変換素子
   の出力タイミングを決定するクロックおよびサンプルホ
   ールド信号は同一の素子を介して供給することを特徴と
   する画像読取装置。
2. 【請求項２】 画像光をアナログ電気信号に変換する光
   電変換素子と、前記アナログ電気信号をサンプルホール
   ドする手段と、前記サンプルホールドされたアナログ電
   気信号をデジタル信号に変換するアナログ／デジタル変
   換手段を有し、光電変換素子，サンプルホールド手段お
   よびアナログ／デジタル変換手段は同一基板上に実装
   し、光電変換素子の出力タイミングを決定するクロッ
   ク，サンプルホールド信号およびアナログ／デジタル変
   換手段を駆動する信号は同一の素子を介して供給するこ
   とを特徴とする画像読取装置。
3. 【請求項３】 光電変換素子，サンプルホールド手段お
   よびアナログ／デジタル変換手段の駆動クロック入力端
   子は、共通のクロック電圧レベルで駆動可能であること
   を特徴とする請求項１又は請求項２に記載の画像読取装
   置。
4. 【請求項４】 画像読取装置は縮小光学系を含み、光電
   変換素子はＣＣＤであり、このＣＣＤを搭載した基板か
   らデジタルの画像信号を出力する、請求項２又は請求項
   ３に記載の画像読取装置。