JPH06232537A - 閉回路形成用電極の短絡方法 - Google Patents
閉回路形成用電極の短絡方法Info
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- JPH06232537A JPH06232537A JP5015411A JP1541193A JPH06232537A JP H06232537 A JPH06232537 A JP H06232537A JP 5015411 A JP5015411 A JP 5015411A JP 1541193 A JP1541193 A JP 1541193A JP H06232537 A JPH06232537 A JP H06232537A
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- JP
- Japan
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- electrodes
- closed circuit
- circuit forming
- solder paste
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05575—Plural external layers
- H01L2224/05578—Plural external layers being disposed next to each other, e.g. side-to-side arrangements
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
- H01L2224/13028—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being disposed on at least two separate bonding areas, e.g. bond pads
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- Manufacturing Of Printed Wiring (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】一対の閉回路形成用電極の短絡方法であって、
その短絡が確実におこなえるようにする。 【構成】配線パターンに接続されたその配線パターン側
が狭くなるような形状の一対の閉回路形成用電極を所定
のギャップをおいて対向するように形成し、その一対の
閉回路形成用電極の上から、この電極よりも大きな面積
を有する領域に半田ペーストを印刷し、この半田ペース
トを加熱して溶融することにより前記一対の閉回路形成
用電極をその溶融した半田で短絡する。
その短絡が確実におこなえるようにする。 【構成】配線パターンに接続されたその配線パターン側
が狭くなるような形状の一対の閉回路形成用電極を所定
のギャップをおいて対向するように形成し、その一対の
閉回路形成用電極の上から、この電極よりも大きな面積
を有する領域に半田ペーストを印刷し、この半田ペース
トを加熱して溶融することにより前記一対の閉回路形成
用電極をその溶融した半田で短絡する。
Description
【０００１】
【産業上の利用分野】本発明は、ハイブリッドＩＣ等の
複合回路部品において用いられる閉回路形成用電極の短
絡方法に関する。
複合回路部品において用いられる閉回路形成用電極の短
絡方法に関する。
【０００２】
【従来の技術】ハイブリッドＩＣ等の複合回路部品にお
いて、たとえば閉回路中に接続されている抵抗体をトリ
ミングしようとする場合、その抵抗体の抵抗値が単独で
測定できるようになっている必要がある。
いて、たとえば閉回路中に接続されている抵抗体をトリ
ミングしようとする場合、その抵抗体の抵抗値が単独で
測定できるようになっている必要がある。
【０００３】ところが、閉回路中に他の抵抗体が接続さ
れていると、その抵抗体の抵抗値の影響をうけてトリミ
ングしようとする抵抗体自身の抵抗値が測定できないた
め、正確なトリミングが不可能となる。
れていると、その抵抗体の抵抗値の影響をうけてトリミ
ングしようとする抵抗体自身の抵抗値が測定できないた
め、正確なトリミングが不可能となる。
【０００４】そのため、そのトリミングをしようとする
抵抗体については、閉回路を形成する配線パターンの一
部をあらかじめ切断した状態にして他の抵抗体の影響を
うけないようにしておき、トリミングが終了した後にそ
の切断されている配線パターンを接続して閉回路を形成
するということが行われている。
抵抗体については、閉回路を形成する配線パターンの一
部をあらかじめ切断した状態にして他の抵抗体の影響を
うけないようにしておき、トリミングが終了した後にそ
の切断されている配線パターンを接続して閉回路を形成
するということが行われている。
【０００５】このような閉回路の形成手段として、従来
から図３に示すような方法が採用されている。すなわ
ち、図３（ａ）に示すように、複合回路部品を形成する
基板上において、配線パターン１１、１１に接続された
矩形状の一対の閉回路形成用電極１２、１２を所定のギ
ャップをおいて対向するように形成しておく。このまま
ではいまだ閉回路が形成されていないので、たとえば抵
抗体のトリミングが可能な状態となっている。そして、
トリミング等が終了した後、図３（ｂ）に示すように、
一対の閉回路形成用電極１２、１２の上からその電極１
２、１２の周囲を取り囲むような面積を有する領域に半
田ペースト１３を印刷する。その後、半田ペースト１３
を加熱して溶融すると、図３（ｃ）に示すように、溶融
した半田１４によって閉回路形成用電極１２、１２が短
絡され、閉回路が形成される。
から図３に示すような方法が採用されている。すなわ
ち、図３（ａ）に示すように、複合回路部品を形成する
基板上において、配線パターン１１、１１に接続された
矩形状の一対の閉回路形成用電極１２、１２を所定のギ
ャップをおいて対向するように形成しておく。このまま
ではいまだ閉回路が形成されていないので、たとえば抵
抗体のトリミングが可能な状態となっている。そして、
トリミング等が終了した後、図３（ｂ）に示すように、
一対の閉回路形成用電極１２、１２の上からその電極１
２、１２の周囲を取り囲むような面積を有する領域に半
田ペースト１３を印刷する。その後、半田ペースト１３
を加熱して溶融すると、図３（ｃ）に示すように、溶融
した半田１４によって閉回路形成用電極１２、１２が短
絡され、閉回路が形成される。
【０００６】
【発明が解決しようとする課題】一方、昨今、集積回路
等の基板上に搭載する電子部品のリードピッチのファイ
ン化にともない、リード間で短絡の生じにくいファイン
ピッチ用の半田ペーストが開発され、導入されてきてい
る。
等の基板上に搭載する電子部品のリードピッチのファイ
ン化にともない、リード間で短絡の生じにくいファイン
ピッチ用の半田ペーストが開発され、導入されてきてい
る。
【０００７】ところが、このような半田ペーストでは、
その半田ペーストの性質上、上記の閉回路形成用電極１
２、１２間においても短絡が生じにくくなるため、確実
な閉回路の形成が困難となり、半田ごて等で手直しをし
なければならないという問題が生じる。
その半田ペーストの性質上、上記の閉回路形成用電極１
２、１２間においても短絡が生じにくくなるため、確実
な閉回路の形成が困難となり、半田ごて等で手直しをし
なければならないという問題が生じる。
【０００８】したがって、本発明においては、上記のよ
うなファインピッチ用の半田ペーストを用いた場合で
も、閉回路形成用電極の短絡が確実におこなえるような
閉回路形成用電極の短絡方法を提供することを目的とし
ている。
うなファインピッチ用の半田ペーストを用いた場合で
も、閉回路形成用電極の短絡が確実におこなえるような
閉回路形成用電極の短絡方法を提供することを目的とし
ている。
【０００９】
【課題を解決するための手段】このような目的を達成す
るため、本発明の閉回路形成用電極の短絡方法において
は、配線パターンに接続されたその配線パターン側が狭
くなるような形状の一対の閉回路形成用電極を所定のギ
ャップをおいて対向るすように形成し、その一対の閉回
路形成用電極の上からこの電極よりも大きな面積を有す
る領域に半田ペーストを印刷し、その半田ペーストを加
熱して溶融することにより前記一対の閉回路形成用電極
をその溶融した半田で短絡することを特徴としている。
るため、本発明の閉回路形成用電極の短絡方法において
は、配線パターンに接続されたその配線パターン側が狭
くなるような形状の一対の閉回路形成用電極を所定のギ
ャップをおいて対向るすように形成し、その一対の閉回
路形成用電極の上からこの電極よりも大きな面積を有す
る領域に半田ペーストを印刷し、その半田ペーストを加
熱して溶融することにより前記一対の閉回路形成用電極
をその溶融した半田で短絡することを特徴としている。
【００１０】
【作用】配線パターン側が狭くなるような形状の一対の
閉回路形成用電極を所定のギャップをおいて対向するよ
うに形成し、その電極よりも大きな面積を有する領域に
半田ペーストを印刷したことにより、閉回路形成用電極
の配線パターン側の狭い部分の外側の領域にある半田ペ
ーストが溶融されることによって閉回路形成用電極に引
き寄せられ、その電極面をつたって電極上に均一に広が
っていく。そのため、その一対の閉回路形成用電極のギ
ャップ付近の溶融半田量も多くなり、その一対の電極が
容易に短絡されることになる。
閉回路形成用電極を所定のギャップをおいて対向するよ
うに形成し、その電極よりも大きな面積を有する領域に
半田ペーストを印刷したことにより、閉回路形成用電極
の配線パターン側の狭い部分の外側の領域にある半田ペ
ーストが溶融されることによって閉回路形成用電極に引
き寄せられ、その電極面をつたって電極上に均一に広が
っていく。そのため、その一対の閉回路形成用電極のギ
ャップ付近の溶融半田量も多くなり、その一対の電極が
容易に短絡されることになる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１２】まず、基板上に配線パターンを形成すると
きに、図１（ａ）に示すように、配線パターン１、１に
接続されたその配線パターン１、１側が狭くなるような
形状の一対の閉回路形成用電極２、２を同時に形成して
おく。この一対の閉回路形成用電極２、２は、たとえ
ば、１００μｍ程度の範囲内のギャップをおいて対向す
るように形成される。
きに、図１（ａ）に示すように、配線パターン１、１に
接続されたその配線パターン１、１側が狭くなるような
形状の一対の閉回路形成用電極２、２を同時に形成して
おく。この一対の閉回路形成用電極２、２は、たとえ
ば、１００μｍ程度の範囲内のギャップをおいて対向す
るように形成される。
【００１３】そして、抵抗体のトリミング等の所定の処
理が終了した後に、図１（ｂ）に示すように、一対の閉
回路形成用電極２、２の上からこの電極２、２よりも大
きな面積を有する領域にファインピッチ用の半田ペース
ト３を印刷する。
理が終了した後に、図１（ｂ）に示すように、一対の閉
回路形成用電極２、２の上からこの電極２、２よりも大
きな面積を有する領域にファインピッチ用の半田ペース
ト３を印刷する。
【００１４】その後、半田ペースト３を加熱して溶融す
ると、閉回路形成用電極２、２の配線パターン１、１側
の狭い部分の外側の領域にある半田ペースト部分も電極
２、２に引き寄せられて電極２、２上に均一に広がって
いき、図１（ｃ）に示すように、溶融した半田４により
一対の電極２、２が短絡される。勿論、この溶融した半
田４は次第に冷えて固化する。
ると、閉回路形成用電極２、２の配線パターン１、１側
の狭い部分の外側の領域にある半田ペースト部分も電極
２、２に引き寄せられて電極２、２上に均一に広がって
いき、図１（ｃ）に示すように、溶融した半田４により
一対の電極２、２が短絡される。勿論、この溶融した半
田４は次第に冷えて固化する。
【００１５】なお、閉回路形成用電極２、２の形状は図
２に示すようなものであってもよく、要は配線パターン
１、１側が狭くなるようなものであればよい。また、閉
回路形成用電極２、２を上記のように形成したことによ
り、従来からの半田ペーストを用いる場合であっても短
絡が確実におこなわれるようになることはいうまでもな
い。
２に示すようなものであってもよく、要は配線パターン
１、１側が狭くなるようなものであればよい。また、閉
回路形成用電極２、２を上記のように形成したことによ
り、従来からの半田ペーストを用いる場合であっても短
絡が確実におこなわれるようになることはいうまでもな
い。
【００１６】
【発明の効果】以上説明したことから明らかなように本
発明によれば、配線パターンに接続されたその配線パタ
ーン側が狭くなるような形状の一対の閉回路形成用電極
を所定のギャップをおいて対向するように形成し、この
一対の電極の上から、この電極よりも大きな面積を有す
る領域に半田ペーストを印刷するようにしたから、一対
の閉回路形成用電極の短絡が確実におこなえるようにな
る。
発明によれば、配線パターンに接続されたその配線パタ
ーン側が狭くなるような形状の一対の閉回路形成用電極
を所定のギャップをおいて対向するように形成し、この
一対の電極の上から、この電極よりも大きな面積を有す
る領域に半田ペーストを印刷するようにしたから、一対
の閉回路形成用電極の短絡が確実におこなえるようにな
る。
【図面の簡単な説明】
【図１】本発明の閉回路形成用電極の短絡方法を説明す
るための図で、図１（ａ）は閉回路形成用電極の平面
図、図１（ｂ）は図１（ａ）に示す閉回路形成用電極の
上から半田ペーストを印刷した状態を示す図、図１
（ｃ）は図１（ｂ）に示す半田ペーストを溶融した後の
状態を示す図である。
るための図で、図１（ａ）は閉回路形成用電極の平面
図、図１（ｂ）は図１（ａ）に示す閉回路形成用電極の
上から半田ペーストを印刷した状態を示す図、図１
（ｃ）は図１（ｂ）に示す半田ペーストを溶融した後の
状態を示す図である。
【図２】本発明に用いる閉回路形成用電極の他の形状例
を示す図である。
を示す図である。
【図３】従来例の閉回路形成用電極の短絡方法を説明す
るための図で、図３（ａ）は閉回路形成用電極の平面
図、図３（ｂ）は図３（ａ）に示す閉回路形成用電極の
上から半田ペーストを印刷した状態を示す図、図３
（ｃ）は図３（ｂ）に示す半田ペーストを溶融した後の
状態を示す図である。
るための図で、図３（ａ）は閉回路形成用電極の平面
図、図３（ｂ）は図３（ａ）に示す閉回路形成用電極の
上から半田ペーストを印刷した状態を示す図、図３
（ｃ）は図３（ｂ）に示す半田ペーストを溶融した後の
状態を示す図である。
１ 配線パターン ２ 閉回路形成用電極 ３ 半田ペースト ４ 溶融した半田
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9355−4Ｍ Ｈ０１Ｌ 23/12 Ｈ
Claims (1)
- 【請求項１】 基板上において、配線パターンに接続さ
れたその配線パターン側が狭くなるような形状の一対の
閉回路形成用電極を所定のギャップをおいて対向するよ
うに形成し、その一対の閉回路形成用電極の上からこの
電極よりも大きな面積を有する領域に半田ペーストを印
刷し、その半田ペーストを加熱して溶融することにより
前記一対の閉回路形成用電極をその溶融した半田で短絡
することを特徴とする閉回路形成用電極の短絡方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015411A JPH06232537A (ja) | 1993-02-02 | 1993-02-02 | 閉回路形成用電極の短絡方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015411A JPH06232537A (ja) | 1993-02-02 | 1993-02-02 | 閉回路形成用電極の短絡方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232537A true JPH06232537A (ja) | 1994-08-19 |
Family
ID=11888005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5015411A Pending JPH06232537A (ja) | 1993-02-02 | 1993-02-02 | 閉回路形成用電極の短絡方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232537A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6818539B1 (en) | 1999-06-30 | 2004-11-16 | Seiko Epson Corporation | Semiconductor devices and methods of fabricating the same |
| US6991970B2 (en) * | 2001-08-30 | 2006-01-31 | Micron Technology, Inc. | Method and apparatus for circuit completion through the use of ball bonds or other connections during the formation of semiconductor device |
| WO2013088493A1 (ja) * | 2011-12-12 | 2013-06-20 | パイオニアデジタルデザインアンドマニュファクチャリング株式会社 | 回路基板、および回路基板の製造方法 |
-
1993
- 1993-02-02 JP JP5015411A patent/JPH06232537A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6818539B1 (en) | 1999-06-30 | 2004-11-16 | Seiko Epson Corporation | Semiconductor devices and methods of fabricating the same |
| US7285863B2 (en) | 1999-06-30 | 2007-10-23 | Seiko Epson Corporation | Pad structures including insulating layers having a tapered surface |
| US6991970B2 (en) * | 2001-08-30 | 2006-01-31 | Micron Technology, Inc. | Method and apparatus for circuit completion through the use of ball bonds or other connections during the formation of semiconductor device |
| WO2013088493A1 (ja) * | 2011-12-12 | 2013-06-20 | パイオニアデジタルデザインアンドマニュファクチャリング株式会社 | 回路基板、および回路基板の製造方法 |
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