JPH06232136A - 半導体素子の電極形成方法 - Google Patents

半導体素子の電極形成方法

Info

Publication number
JPH06232136A
JPH06232136A JP5015188A JP1518893A JPH06232136A JP H06232136 A JPH06232136 A JP H06232136A JP 5015188 A JP5015188 A JP 5015188A JP 1518893 A JP1518893 A JP 1518893A JP H06232136 A JPH06232136 A JP H06232136A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor element
solution
plating
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5015188A
Other languages
English (en)
Other versions
JP3156417B2 (ja
Inventor
喜久 ▲高▼瀬
Yoshihisa Takase
Shuji Kondo
修司 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP01518893A priority Critical patent/JP3156417B2/ja
Publication of JPH06232136A publication Critical patent/JPH06232136A/ja
Application granted granted Critical
Publication of JP3156417B2 publication Critical patent/JP3156417B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Chemically Coating (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】 電子機器、特にハイブリッドICに使用され
る半導体素子の電極形成方法において、工程数の削減お
よび製造設備の簡略化をするとともに、更には、電極形
成過程において半導体素子にダメージを与える等の課題
を解決し、簡単な操作で半導体素子のAl電極にのみ下
地金属層や突起電極を安定的に高歩留まりで形成するこ
とを目的とする。 【構成】 Al電極12を有する半導体素子11を還元
剤を溶かした液でAl表面を活性化した後、金属塩と錯
形成剤を含む活性化ストライク液に浸漬し、続いて無電
解Niめっき液でNi電極膜15を形成し、さらに酸化
還元反応型の無電解Niめっき液でNi突起電極22を
形成する。さらに置換Auめっきで0.05μm程度の
Au層23を形成した後、アスコルビン酸を還元剤とす
る非シアン系で酸化還元反応型のAuめっき液を用いて
厚くAuめっき膜29を形成することにより、フェース
ダウン実装が可能な突起電極30が得られる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体素子をフリップチ
ップ方式やフィルムキャリア方式などのワイヤレスボン
ディング方式を用いて実装する場合に必要な半導体素子
の電極形成方法に関するものである。
【0002】
【従来の技術】近年、電子機器の小型化に伴い、IC,
LSIなどの半導体素子は高密度、高集積化が進められ
ている。また、半導体素子の実装面からみても電極間隔
の狭ピッチ化、入出力電極数の増大といった傾向にあ
る。さらに電卓やノートパソコンにみられるように薄型
化が要求されている。
【0003】ところで、半導体素子のアルミニウム電極
(以下Al電極と称す)から外部端子へ電極リードを取
り出す方法としては、大きく2種類に分けることができ
る。第1はワイヤボンディング方式、第2はワイヤレス
ボンディング方式である。ワイヤボンディング方式は自
動ワイヤボンディングの普及により省力化、信頼性、量
産性が達成されているものの、半導体素子の高集積化に
伴う多ピン化、狭ピッチ化、さらに薄型実装化に対応で
きない問題があった。
【0004】これに対し、フリップチップ方式やTAB
方式などの前記の課題に対応できるワイヤレスボンディ
ング方式は一括接合、位置合わせ精度からくる信頼性、
実装の薄型化、高密度化等が今後の半導体素子の実装技
術の一つの大きな柱となることが予想される。ワイヤレ
スボンディング方式では、一般に半導体素子のAl電極
上に突起電極あるいはバンプと呼ばれる金属突起物が形
成される。
【0005】このような半導体素子のAl電極上に突起
電極を形成する第1の方法としては、半導体素子が形成
されたSiウエハ上に、バリアメタルとしてAu/Pd
/TiやAu/Cu/Cr等の構成の薄膜を積層した後
に、電解めっき法によりAuや半田のめっきを行い、そ
の後不要のバリアメタルをエッチングにより除去し突起
電極を形成する方法があった。
【0006】このような第1の従来の突起電極形成方法
について、図4を用いて説明する。まず、シリコン基板
1の上にAl電極2を形成した後、全面にSiO2やS
3 4などのパッシベーション膜3を形成し、更にこの
パッシベーション膜3を選択的にエッチング除去して、
前記Al電極2の大部分を露出させる(図4(a)図
示)。
【0007】次いで、同図(b)に示すように、パッシ
ベーション膜3を含むシリコン基板1全面に蒸着または
スパッタリングにより、バリアメタルに相当する下地金
属膜4を形成する。続いて、フォトエッチング法によ
り、Al電極2に対応する下地金属膜4を露出させるた
めの開口部を有するレジストパターン5を形成した後、
下地金属膜4を陰極として電解めっきを施し、露出する
下地金属膜4部分を含む周囲に金属突起物6を選択的に
形成する(同図(c)図示)。この後、レジストパター
ン5を除去し、更に金属突起物6をマスクとして、露出
する下地金属膜4を除去して突起電極を形成する(同図
(d)図示)。
【0008】次に、第2の従来の突起電極形成方法とし
ては、無電解ニッケルめっき法を用いた方法がある。こ
の無電解ニッケルめっきの前処理としては、Pd核付け
法あるいはZn置換法(ジンケート処理)等が試みられ
ている。
【0009】例えば、特開昭63−305532号公報
に開示されているPd核付け法は、半導体素子をパラジ
ウム溶液に浸漬してAl電極表面にパラジウムを析出
し、活性化した後、無電解ニッケルめっき液中に浸漬し
て半導体素子にニッケル膜からなる突起電極を形成する
ものがその例としてあげられる。
【0010】一方、Zn置換法は、半導体素子をジンケ
ート処理液に浸漬してAl電極のAlの一部をZnと置
換し、Al電極の表面にZnを析出させた後、無電解め
っき液中に浸漬して半導体素子にニッケル膜からなる突
起電極を形成するというものである。
【0011】
【発明が解決しようとする課題】しかしながら、上記第
1の従来例では、(1)工程数が多い、(2)突起電極
の形成工程で下地金属膜を全面に形成することにより残
留応力が発生し半導体素子にダメージを与える等半導体
素子の歩留まりを悪くする、(3)設備が非常に高価で
あるという課題があった。
【0012】また、第2の従来例である無電解めっきで
突起電極を形成するための方法では、蒸着により形成す
る半導体素子のAl電極の厚さは1μm程度と薄いた
め、Pd核付け法、Zn置換法とも前処理条件あるいは
Pdを含むPd核付け液、ジンケート処理液のPH等に
より、Al電極のAlの溶解が生じ、Al電極が腐食さ
れるという問題があった。
【0013】また、Pdの核付け処理あるいは、Znに
よる置換(ジンケート処理)により無電解ニッケルめっ
き液に前工程からのPdあるいはZnイオンが入るた
め、以下のような課題を有していた。つまりPd核付け
処理では、Pdを析出する工程においてAl電極以外の
素子表面(例えばパッシベーション膜)上にもPdが析
出して活性化されるため、その後の無電解Niめっきの
際、Al電極のみならずパッシベーション膜上にもNi
めっき膜が析出され、その結果、突起電極間が電気的に
短絡するという課題があった。また、Zn置換を行った
場合には、Znイオンによりその後の無電解Niめっき
時にNiめっきの析出が抑制され、めっきが付きにくい
という課題があった。
【0014】また一方、フリップチップ実装において
は、実装の方式により突起電極の高さ精度の要求が非常
に高い場合があり、その場合、突起電極を上から圧力を
かけてつぶし高さを揃えるという、レベリングという方
法が取られている。しかし前記のようなNi突起電極で
は、Niの硬度が高いためつぶれないという課題があ
り、硬度の低いAuのめっきが必要である。
【0015】この課題を解決するために酸化還元反応型
のAuめっき液の検討がなされてきた。しかし、従来の
水素化ホウ素カリウムあるいはジメチルアミンボラン
(DMAB)などを還元剤とし、ジシアノ金(I)酸カ
リウムなどのシアン化物金塩を金属塩とする無電解めっ
き液では、液が強アルカリ性(PH13〜13.6)で
あり、液温も60〜80℃と比較的高いため、半導体の
パッシベーション膜を侵したり、耐金めっき液性のレジ
スト材料が無い等のために、Auのような硬度の低い金
属を無電解めっきでめっきして突起電極を形成すること
ができなかった。また、この金めっき液は、シアン化合
物を含むため作業環境、廃液処理にも問題があった。
【0016】本発明は上記従来の課題を解決し、低コス
トで、半導体素子の基板やAl電極に悪影響を及ぼすこ
となく、信頼性の高い電極あるいは突起電極を半導体素
子のAl電極面上に形成する方法を提供することを目的
とするものである。
【0017】
【課題を解決するための手段】この課題を解決するため
に、本発明による半導体素子の電極形成方法は、Al電
極を有する半導体素子を、まず酸性液あるいはアルカリ
性液によってエッチングを行った後、還元剤を溶かした
液に適当時間浸漬してこの電極表面を活性化した後、半
導体素子を金属塩と錯形成剤を含む活性化ストライク液
に浸漬した後、無電解Niめっき液に浸漬して、Niめ
っきを行うことによりAl電極上にNi膜に覆われた電
極あるいは下地金属層を形成するというものである。
【0018】
【作用】この方法によって、Niめっきを不安定にす
る、PdあるいはZnのような電極形成において悪影響
を及ぼすような異種の金属を用いることなく、極めて簡
単な設備かつ手法により、パッシベーション膜やAl電
極が腐食されることなく、電気的導通も良好なNiめっ
きあるいはNi−Auめっき電極を形成することが可能
となる。
【0019】
【実施例】(実施例1)以下、本発明の第1の実施例に
ついて図1(a)〜(e)を参照しながら説明する。
【0020】先ず、従来の方法により、各種のトランジ
スタ、配線等が形成されたシリコン基板11上にAl電
極12を形成した後、全面にSi34からなるパッシベ
ーション膜13を形成し、更にパッシベーション膜13
を選択的にエッチング除去してAl電極12の大部分が
露出した半導体を準備した(図1(a))。
【0021】次に、前記半導体素子のAl電極12表面
を酸(硝酸とフッ化水素酸の混合液を希釈したもの)で
前処理した後、水洗浄した。続いて、還元剤である次亜
リン酸ナトリウム25g、アンモニア水25mlおよび
水を加えてトータルで1000mlにした還元剤溶液に
10秒間浸漬し、電極表面を活性化する。次に、前記活
性化液を電極表面に付着した状態で、前記半導体素子
を、金属塩として硫酸ニッケル25g、錯形成剤として
クエン酸アンモニウム50gおよび水を加えてトータル
で1000mlにし、アンモニア水でPH9〜9.5に
調整した活性化ストライク液に3〜5秒浸漬し、図1の
(b)に示すように半導体素子のAl電極12表面にN
iの析出物14を付着させた(図1(b))。
【0022】次に、前記活性化ストライク液をAl電極
表面に付着させた状態で、前記半導体素子を下記の組成
からなりPHが9〜9.5、温度が80〜90℃の酸化
還元反応型の無電解Niめっき液中に浸漬して、約5〜
10min間無電解Niめっきを施して、Al電極12
の上に厚さ0.5〜1.0μmのNi電極膜15を形成
した。
【0023】更に、半導体素子を洗浄するとともに、置
換反応型の無電解Auめっき液(例えば奥野製薬工業
(株)製のOPCムデンゴールド、PH5.8、液温9
0℃)中に約10分間浸漬し、Ni電極膜15の表面に
厚さ0.05μmのAu層16を形成した(図1
(c))。
【0024】ここでさらにNi層を厚くし、突起電極と
して実装する場合は、以下の実施例2に示すようにして
突起電極を形成して実装する。
【0025】ここで、本実施例に用いた酸化還元反応型
の無電解Niめっき液の組成を次に示す。
【0026】 (酸化還元反応型の無電解Niめっき液の組成) クエン酸アンモニウム 50g/l 硫酸ニッケル 25g/l 次亜リン酸ナトリウム 25g/l 酢酸鉛 0.0055g/l アンモニア水を加えてPH9〜9.5に調整 以上のように、半導体素子のAl電極12上に形成され
たNi(0.5〜1μm)−Au(0.05μm)の電
極層はAl電極12に対して極めて強固に密着されてい
た。
【0027】また、更に、このようにして得られた本実
施例のNi−Au電極を有するシリコン基板11を、ガ
ラス基板17上に形成された電極18上に電解めっきで
形成された突起電極19を有する配線基板20の上に紫
外線硬化性樹脂21を滴下したものの上に配置し、配線
基板20上の突起電極とシリコン基板11上の電極との
位置を合わせる(図1(d))。
【0028】次に、シリコン基板11の裏面から90g
/Bampの荷重Pを加えると同時にガラス配線基板の
下から紫外線UVを照射し、紫外線硬化性樹脂21を硬
化させ、樹脂の硬化収縮応力によりガラス配線基板上の
突起電極とシリコン基板の電極を圧接することにより半
導体素子との導通をとる(図1(e))。
【0029】この時の接続抵抗は40〜50mΩであ
り、Al電極にNi−Auめっきをしていない半導体素
子を用いて同様の実装を行った時の接続抵抗が、3.5
〜4.0Ωであることから、本実施例におけるNi−A
uめっきをすることにより、良好な電気的接続が得られ
ることが分かる。
【0030】(実施例2)以下本発明の第2の実施例に
ついて図2(a)および(b)を用いて説明する。
【0031】本実施例では、前記の実施例1に示した、
半導体素子のAl電極を酸処理し、還元剤を溶かした活
性化液に浸漬し、次に、金属塩と錯形成剤を溶かした活
性化ストライク液に浸漬した後、酸化還元反応型の無電
解ニッケルめっき液中に浸漬して、Ni電極膜15を形
成したものを下地金属膜とした半導体素子を用いた。前
記の方法で形成した0.5〜1.0μmのNi電極膜1
5を、酸(硝酸とフッ化水素酸の混合液を希釈したも
の)で前処理した後水洗浄した。
【0032】次に、前記半導体素子を下記の組成からな
り、PHが4.6〜5.2、温度が80〜90℃の酸化
還元反応型の無電解Niめっき液中に60分間浸漬し
て、前記下地金属膜Ni(0.5〜1.0μm)層上に
厚さ約10μmのNi突起電極22を形成した。次に、
半導体素子を洗浄した後、半導体素子を置換反応型の無
電解Auめっき液(例えば奥野製薬工業(株)製OPC
ムデンゴールド、PH5.8、液温90℃)中に約10
分間浸漬し、Ni突起電極22の表面に0.05μmの
Au層23を形成した(図2(a))。
【0033】ここで、本実施例におけるNi突起電極を
形成する時に用いた酸化還元反応型の無電解Niめっき
液の組成を以下に示す。
【0034】 (酸化還元反応型無電解Niめっき液の組成) 硫酸ニッケル 30g/l 次亜リン酸ナトリウム 10g/l クエン酸ナトリウム 10g/l 以上のように、半導体素子のAl電極12に形成され
た、Ni(0.5〜1.0μm)−Ni(10μm)−
Au(0.05μm)の突起電極24は、Al電極12
に対して極めて強固に密着されていた。また、更に、セ
ラミック配線基板25上に形成された電極26上にスク
リーン印刷でクリームはんだペースト27を印刷したも
のを準備し、次にクリームはんだペースト27を印刷し
た配線基板上に、本実施例の前記Ni(0.5〜1.0
μm)−Ni(10μm)−Au(0.05μm)の突
起電極24を有する半導体素子を配置する。この時、配
線基板25上のクリームはんだペーストを印刷した電極
26と半導体素子の突起電極24とを位置合わせし、ピ
ーク温度約230℃のはんだリフロー炉を通すことによ
り、はんだペースト27の中にくい込んだ半導体素子の
突起電極24とはんだ27が接合し導通が得られる。
【0035】続いて、この半導体素子と配線基板25の
間に熱硬化性樹脂28を流し込み硬化させる(図2
(b))。このときの接続抵抗は40〜50mΩと充分
小さく、良好な接続がなされていることが確認された。
なお、別のチップ−基板間接続方法であるTAB実装に
おいても、本発明のAu層23が形成されたNi突起電
極22にSnめっきされたCuリードを熱圧着法により
接合したところAu−Sn共晶による良好な接続がなさ
れたことはいうまでもない。
【0036】(実施例3)以下、本発明の第3の実施例
について図3(a),(b)を参照しながら説明する。
【0037】本実施例では、前記の実施例1に示した半
導体素子のAl電極12を酸処理し、還元剤を溶かした
活性化液に浸漬し、次に金属塩と錯形成剤を含む活性化
ストライク液に浸した後、酸化還元反応型の無電解Ni
めっき液で0.5〜1.0μmのNi電極膜15を形成
したものを下地金属膜とした半導体素子を用いた。
【0038】このようにして形成したNi電極膜15
を、酸(硝酸とフッ化水素酸の混合液を希釈したもの)
で前処理した後、水洗した。続いて、前記半導体素子を
下記の組成からなり、PHが4.6〜5.2、温度が8
0〜95℃の酸化還元反応型の無電解Niめっき液中に
浸漬して40分間無電解めっきを施すことにより、Ni
電極膜15上に厚さ約7μmのNi突起電極22を形成
した。
【0039】次に、この半導体素子を洗浄し、半導体素
子を置換反応型の無電解Auめっき液(例えば奥野製薬
工業(株)製OPCムデンゴールド、PH5.8、液温
90℃)中に10分間浸漬し、Ni突起電極膜の表面に
0.05μmのAu層23を形成した。次にこれを水洗
浄した後、下記の組成からなりPHが6、温度が60℃
の酸化還元反応型の無電解Auめっき液に90分間浸漬
し、Ni(0.5〜1.0μm)−Ni(7μm)層上
に厚さ約3μmのAuめっき膜29を形成した(図3
(a))。
【0040】以下に、本実施例で用いた酸化還元反応型
の無電解Niめっき液および、酸化還元反応型の無電解
Auめっき液の組成を示す。
【0041】 (酸化還元反応型無電解Niめっき液の組成) 硫酸ニッケル 30g/l 次亜リン酸ナトリウム 10g/l クエン酸ナトリウム 10g/l (酸化還元反応型無電解Auめっきの組成) 塩化金酸ナトリウム 10g/l 亜硫酸ナトリウム 25g/l チオ硫酸ナトリウム 50g/l アスコルビン酸ナトリウム 80g/l 塩化アンモニウム 5g/l 以上のように、半導体素子のAl電極に形成されたNi
(0.5〜1.0μm)−Ni(7μm)−Au(0.
05μm)−Au(3μm)の突起電極30はAl電極
12に対して極めて強固に密着されていた。また、更
に、ガラス基板31上に形成された配線上にAu電極3
2を有する配線基板33の上に、紫外線硬化性樹脂21
を滴下し、その上に、本実施例のシリコン基板11上の
Al電極12上にNi−Ni−Au−Au突起電極30
を有する半導体素子を配置する。このとき、配線基板の
Au電極32と半導体素子の突起電極30とを位置合わ
せし、半導体素子の裏面から90g/Bampの荷重P
を加えると同時に、ガラス配線板の下から紫外線UVを
照射することにより、紫外線硬化樹脂21を硬化させ、
樹脂の硬化収縮力によってガラス配線板の突起電極と半
導体素子の導通をとる(図3(b))。
【0042】この時の接続抵抗は40〜50mΩとな
り、充分小さく良好な接続がなされていることが確認さ
れた。
【0043】以上、各実施例に示した実装方法も含め、
いくつかの実装方法に、本実施例の電極形成方法を適用
した場合について説明する。例えば、上記無電解Niめ
っき処理を行った電極に置換反応型Auめっき液で薄く
Auめっき層(0.1μm以下)を形成することにより
この電極と配線基板の電極とを異方導電性シートや導電
性接着剤を用いて接合による実装が可能となる。
【0044】また、半導体素子のAl電極に形成された
突起電極をダイレクトに配線基板にコンタクトさせ、半
導体素子と配線基板の間の紫外線硬化型樹脂等を硬化さ
せることによって樹脂の接着力や圧縮応力で電気的接続
をとる片側圧接による接合方法においては、厚付けNi
めっきの上にAuを厚く(2μm以上)つけることによ
って接続の信頼性がさらに確実となる。
【0045】一方、Snめっきされた配線基板側の電極
リードにAu−Sn共晶を形成して接合する実装方法に
も、本実施例の析出させたNiめっきの表面に所望の厚
さの無電解Auめっきを形成した電極を有する半導体素
子を用いることが可能となる。
【0046】また、さらに別の実装方法に適用する場合
として、例えば配線基板の電極リードとはんだ接合する
場合には、本実施例において析出させたNiめっきの表
面に所望の厚さの無電解はんだめっき膜を形成して突起
電極として用いることもできる。
【0047】その他、1μm程度の無電解Niめっき膜
を下地金属として、この上に超音波はんだ付け法により
はんだの突起電極を形成したものや、前記下地金属の上
に、はんだワイヤーを用いて、通常のワイヤーボンダー
でボンディングすることによりはんだによる突起電極を
形成したものを用いて、配線基板側の電極とはんだ合金
を形成させることによって接続してもよい。
【0048】また、酸化還元反応型の無電解Niめっき
は9〜10μm/h、酸化還元反応型の無電解Auめっ
きは1〜2μm/hという大きなめっき速度で突起電極
30は形成できた。
【0049】以上のように本実施例の半導体素子の電極
形成方法によれば、Niめっき液に異種の金属を持ち込
むこともなく、安定した状態で無電解Niめっきをでき
るものであり、歩留まりを著しく向上させるものであ
る。また、めっき速度の速い無電解Niめっきで所望の
高さのNi電極を得た後、酸化還元反応型のAuめっき
液でめっきしAu層を形成することにより、突起電極全
体を形成するため、突起電極全体をAuめっきで形成す
るよりも数倍の速度で形成することができる。
【0050】
【発明の効果】以上のように、本発明によれば、極めて
簡単な操作で半導体素子のAl電極上のみに突起電極の
一部もしくは全部を構成するNiめっき膜を、選択的に
かつ安定的に析出でき、ひいては隣接する電極どうしの
短絡のない、信頼性の高い突起電極を高歩留まりで形成
し得る方法を提供できる。
【0051】また、半導体素子のAl電極上に直接、無
電解めっき法によりAu/Niの2重層膜を積層するこ
とにより、簡単に突起電極を形成できるため、従来行っ
ていた、バリアメタルの蒸着及びエッチングを行う必要
がなく、しかも、真空蒸着設備などの高価な設備が不要
となり、また、本発明は無電解めっき法であるため、め
っき時の電源も不要となる等、工程がかなり簡素化でき
る。
【0052】さらに、本発明によれば半導体素子の機能
やパッシベーション膜、Al電極への悪影響を及ぼすこ
となく、ウエハからダイシング等により分離された半導
体素子個々のAl電極に、簡単な工程で、密着性の良好
な突起電極を形成できる。また、本発明では半導体素子
の状態で電極形成を行うため、突起電極形成、ワイヤレ
スボンディングという一連の工程を連続的に行うことが
可能となり、半導体装置の製造のための汎用性が著しく
向上する等、優れた電極形成方法を実現でき、本発明の
工業的価値は大なるものである。
【図面の簡単な説明】
【図1】(a)〜(e)本発明の第1の実施例における
電極の形成工程および実装工程における半導体素子の断
面図
【図2】(a),(b)本発明の第2の実施例における
突起電極の形成工程および実装状態における半導体素子
の断面図
【図3】(a),(b)本発明の第3の実施例における
突起電極の形成工程および実装状態における半導体素子
の断面図
【図4】(a)〜(d)従来の突起電極の形成工程にお
ける半導体素子の断面図
【符号の説明】
12 Al電極 14 Ni析出物 15 Ni電極膜 16,23 Au層 22 Ni突起電極膜 24 突起電極 29 Auめっき膜 30 突起電極

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子のアルミニウム電極を酸性液
    あるいはアルカリ性液によりエッチング処理した後、還
    元剤溶液に浸漬することにより前記アルミニウム電極表
    面を活性化し、さらに前記還元剤溶液を前記アルミニウ
    ム電極表面に付着させた状態で前記半導体素子を金属塩
    と錯形成剤を含む活性化ストライク液に浸漬した後、こ
    の活性化ストライク液を前記アルミニウム電極表面に付
    着させた状態で前記アルミニウム電極を酸化還元反応型
    の無電解ニッケルめっき液に浸漬することによりめっき
    を行うことを特徴とする半導体素子の電極形成方法。
  2. 【請求項2】 還元剤溶液が次亜リン酸ナトリウムを溶
    解させたアルカリ性活性化液であるとともに、活性化ス
    トライク液が金属塩である硫酸ニッケルと錯形成剤であ
    るクエン酸アンモニウムとからなることを特徴とする請
    求項1記載の半導体素子の電極形成方法。
  3. 【請求項3】 酸化還元反応型の無電解ニッケルめっき
    液に浸漬することによりめっきを行った後、置換反応型
    の金めっき液で金めっきをすることを特徴とする請求項
    1記載の半導体素子の電極形成方法。
  4. 【請求項4】 置換反応型の金めっき液で金めっきした
    後、酸化還元反応型の無電解金めっき液に浸漬すること
    によりさらに金めっきをすることを特徴とする請求項3
    記載の半導体素子の電極形成方法。
  5. 【請求項5】 酸化還元反応型の無電解金めっき液が、
    アスコルビン酸またはその塩と塩化金酸またはその塩と
    からなることを特徴とする請求項4記載の半導体素子の
    電極形成方法。
JP01518893A 1993-02-02 1993-02-02 半導体素子の電極形成方法 Expired - Fee Related JP3156417B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP01518893A JP3156417B2 (ja) 1993-02-02 1993-02-02 半導体素子の電極形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP01518893A JP3156417B2 (ja) 1993-02-02 1993-02-02 半導体素子の電極形成方法

Publications (2)

Publication Number Publication Date
JPH06232136A true JPH06232136A (ja) 1994-08-19
JP3156417B2 JP3156417B2 (ja) 2001-04-16

Family

ID=11881872

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01518893A Expired - Fee Related JP3156417B2 (ja) 1993-02-02 1993-02-02 半導体素子の電極形成方法

Country Status (1)

Country Link
JP (1) JP3156417B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255911A (ja) * 1994-12-30 1996-10-01 Siliconix Inc 分布抵抗を低減する厚い金属レイヤを有する縦形パワーmosfet及びその製作方法
JPH08264785A (ja) * 1994-12-30 1996-10-11 Siliconix Inc 集積回路ダイ及びその製造方法
JP2001358164A (ja) * 2000-06-13 2001-12-26 Ne Chemcat Corp 無電解多層めっき皮膜が形成された電極及びその製造方法
JP2006507404A (ja) * 2002-06-21 2006-03-02 マットソン テクノロジイ インコーポレイテッド 無電解メッキ槽の温度制御手順
US7282801B2 (en) 2004-09-15 2007-10-16 Samsung Electronics Co., Ltd. Microelectronic device chip including hybrid Au bump, package of the same, LCD apparatus including microelectronic device chip and method of fabricating microelectronic device chip
JP2008190034A (ja) * 2007-01-12 2008-08-21 C Uyemura & Co Ltd アルミニウム又はアルミニウム合金の表面処理方法
US7452749B2 (en) 2005-03-02 2008-11-18 Nec Electronics Corporation Method for manufacturing flip-chip type semiconductor device featuring nickel electrode pads, and plating apparatus used in such method
JP2009191285A (ja) * 2008-02-12 2009-08-27 Murata Mfg Co Ltd めっき層構造とその製造方法
WO2015083662A1 (ja) * 2013-12-06 2015-06-11 学校法人関東学院 アルミニウム材の表面へのニッケル層の形成方法及びその形成方法を用いて得られる半導体ウエハ基板
JP2015159206A (ja) * 2014-02-25 2015-09-03 株式会社ニコン 半導体装置及びその製造方法、撮像装置、並びに電子カメラ
WO2018078784A1 (ja) * 2016-10-28 2018-05-03 三菱電機株式会社 半導体装置及びその製造方法
JP2019004186A (ja) * 2018-10-02 2019-01-10 株式会社ニコン 半導体装置及びその製造方法、撮像装置、並びに電子カメラ

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264785A (ja) * 1994-12-30 1996-10-11 Siliconix Inc 集積回路ダイ及びその製造方法
JP2008124516A (ja) * 1994-12-30 2008-05-29 Siliconix Inc 集積回路ダイ及びその製造方法
JPH08255911A (ja) * 1994-12-30 1996-10-01 Siliconix Inc 分布抵抗を低減する厚い金属レイヤを有する縦形パワーmosfet及びその製作方法
JP2001358164A (ja) * 2000-06-13 2001-12-26 Ne Chemcat Corp 無電解多層めっき皮膜が形成された電極及びその製造方法
JP2006507404A (ja) * 2002-06-21 2006-03-02 マットソン テクノロジイ インコーポレイテッド 無電解メッキ槽の温度制御手順
US7282801B2 (en) 2004-09-15 2007-10-16 Samsung Electronics Co., Ltd. Microelectronic device chip including hybrid Au bump, package of the same, LCD apparatus including microelectronic device chip and method of fabricating microelectronic device chip
US7452749B2 (en) 2005-03-02 2008-11-18 Nec Electronics Corporation Method for manufacturing flip-chip type semiconductor device featuring nickel electrode pads, and plating apparatus used in such method
KR101499852B1 (ko) * 2007-01-12 2015-03-06 우에무라 고교 가부시키가이샤 알루미늄 또는 알루미늄 합금의 표면처리 방법
JP2008190034A (ja) * 2007-01-12 2008-08-21 C Uyemura & Co Ltd アルミニウム又はアルミニウム合金の表面処理方法
JP2009191285A (ja) * 2008-02-12 2009-08-27 Murata Mfg Co Ltd めっき層構造とその製造方法
WO2015083662A1 (ja) * 2013-12-06 2015-06-11 学校法人関東学院 アルミニウム材の表面へのニッケル層の形成方法及びその形成方法を用いて得られる半導体ウエハ基板
JP2015110821A (ja) * 2013-12-06 2015-06-18 学校法人関東学院 アルミニウム材の表面にニッケル層を形成する方法、その形成方法を用いた半導体ウエハのアルミニウム電極表面へのニッケル層の形成方法及びその形成方法を用いて得られる半導体ウエハ基板
JP2015159206A (ja) * 2014-02-25 2015-09-03 株式会社ニコン 半導体装置及びその製造方法、撮像装置、並びに電子カメラ
WO2018078784A1 (ja) * 2016-10-28 2018-05-03 三菱電機株式会社 半導体装置及びその製造方法
CN109923645A (zh) * 2016-10-28 2019-06-21 三菱电机株式会社 半导体装置及其制造方法
CN109923645B (zh) * 2016-10-28 2022-11-01 三菱电机株式会社 半导体装置及其制造方法
JP2019004186A (ja) * 2018-10-02 2019-01-10 株式会社ニコン 半導体装置及びその製造方法、撮像装置、並びに電子カメラ

Also Published As

Publication number Publication date
JP3156417B2 (ja) 2001-04-16

Similar Documents

Publication Publication Date Title
US6028011A (en) Method of forming electric pad of semiconductor device and method of forming solder bump
US3761309A (en) Ctor components into housings method of producing soft solderable contacts for installing semicondu
US4970571A (en) Bump and method of manufacturing the same
KR100446715B1 (ko) 반도체 장치의 제조방법
EP0382080A2 (en) Bump structure for reflow bonding of IC devices
US5208186A (en) Process for reflow bonding of bumps in IC devices
US6660626B1 (en) Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
TW200849428A (en) Under bump metallurgy structure and die structure using the same and method of manufacturing die structure
JP4973231B2 (ja) 銅のエッチング処理方法およびこの方法を用いてなる配線基板と半導体パッケージ
JP3156417B2 (ja) 半導体素子の電極形成方法
JP2009239278A (ja) 電子部品搭載用基板、及び、その製造方法
JPH11214421A (ja) 半導体素子の電極形成方法
JP2001118872A (ja) バンプの形成方法
JP3274381B2 (ja) 半導体装置の突起電極形成方法
JP2000012605A (ja) 半導体チップの電極部の形成方法
JP3407839B2 (ja) 半導体装置のはんだバンプ形成方法
JPS63305532A (ja) バンプの形成方法
JP2633580B2 (ja) バンプ、バンプの形成方法および半導体素子
TWI224387B (en) Semiconductor package substrate with protective layer on pads formed thereon and method for fabricating the same
JPH0969524A (ja) アルミニウム電極上へのニッケルめっき法
JPH0661622A (ja) セラミック基板のめっき方法
JPH02276249A (ja) 半導体回路バンプの製造方法
JPH07263493A (ja) チップマウント方法
JP2839513B2 (ja) バンプの形成方法
JP3453054B2 (ja) 半導体素子の電極構造および電極形成方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees