JPH06224783A - 巡回符号化ｃｒｃ装置 - Google Patents
巡回符号化ｃｒｃ装置Info
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- JPH06224783A JPH06224783A JP5009636A JP963693A JPH06224783A JP H06224783 A JPH06224783 A JP H06224783A JP 5009636 A JP5009636 A JP 5009636A JP 963693 A JP963693 A JP 963693A JP H06224783 A JPH06224783 A JP H06224783A
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- H03—ELECTRONIC CIRCUITRY
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/091—Parallel or block-wise CRC computation
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- Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】コンピュータを用いた巡回符号化およびＣＲＣ
処理の処理時間を短縮し、コンピュータの他の処理に対
する有効活用を図る。 【構成】２n 個の剰余テーブルを格納したテーブルＲＯ
Ｍ２００を備える。剰余テーブルの参照アドレスを生成
するステップＳ３〜Ｓ１０から成る参照アドレス生成手
段を備える。
処理の処理時間を短縮し、コンピュータの他の処理に対
する有効活用を図る。 【構成】２n 個の剰余テーブルを格納したテーブルＲＯ
Ｍ２００を備える。剰余テーブルの参照アドレスを生成
するステップＳ３〜Ｓ１０から成る参照アドレス生成手
段を備える。
Description
【０００１】
【産業上の利用分野】本発明は巡回符号化およびＣＲＣ
装置に関し、特にディジタル通信方式における受信デー
タの誤り検出および訂正処理を行う巡回符号化およびＣ
ＲＣ装置に関する。
装置に関し、特にディジタル通信方式における受信デー
タの誤り検出および訂正処理を行う巡回符号化およびＣ
ＲＣ装置に関する。
【０００２】
【従来の技術】デジタル信号の通信において、送信側が
送信したデータを正確に受信側が受信するための技術と
して、誤り検出処理、誤り訂正処理がある。巡回符号化
処理は、受信側における誤り検出処理あるいは誤り訂正
処理のために、送信側で行われる検査ビット生成処理で
あり、生成多項式の種類及び受信側における対応装置の
準備により誤り検出処理および誤り訂正処理の両方に使
用される。一方、巡回欠長符号チェック（以下ＣＲＣ）
処理は、上記巡回符号化処理データを、受信側において
誤り検出処理するためのものである。従来、上記巡回符
号化処理及びＣＲＣ処理をコンピュータで行う巡回符号
化およびＣＲＣ装置は、生成多項式の次数、巡回符号化
すべきデータ数に応じて以下に説明する２つの技術があ
る。巡回符号化処理とＣＲＣ処理とは基本的には同様の
処理であるので、ここでは巡回符号化処理について説明
する。
送信したデータを正確に受信側が受信するための技術と
して、誤り検出処理、誤り訂正処理がある。巡回符号化
処理は、受信側における誤り検出処理あるいは誤り訂正
処理のために、送信側で行われる検査ビット生成処理で
あり、生成多項式の種類及び受信側における対応装置の
準備により誤り検出処理および誤り訂正処理の両方に使
用される。一方、巡回欠長符号チェック（以下ＣＲＣ）
処理は、上記巡回符号化処理データを、受信側において
誤り検出処理するためのものである。従来、上記巡回符
号化処理及びＣＲＣ処理をコンピュータで行う巡回符号
化およびＣＲＣ装置は、生成多項式の次数、巡回符号化
すべきデータ数に応じて以下に説明する２つの技術があ
る。巡回符号化処理とＣＲＣ処理とは基本的には同様の
処理であるので、ここでは巡回符号化処理について説明
する。
【０００３】まず、コンピュータの種類、生成多項式の
次数、巡回符号化すべきデータ数をそれぞれ次のように
設定する。コンピュータを８ビットマイクロコンピュー
タ、生成多項式をＧ（ｘ）＝ｘ3 ＋ｘ＋１、巡回符号化
すべきデータ数を５０ビットとする。また、巡回符号化
すべきデータを最上位ビット（ＭＳＢ）から順にａ49，
ａ48，・・・，ａ1 ，ａ0 とする。
次数、巡回符号化すべきデータ数をそれぞれ次のように
設定する。コンピュータを８ビットマイクロコンピュー
タ、生成多項式をＧ（ｘ）＝ｘ3 ＋ｘ＋１、巡回符号化
すべきデータ数を５０ビットとする。また、巡回符号化
すべきデータを最上位ビット（ＭＳＢ）から順にａ49，
ａ48，・・・，ａ1 ，ａ0 とする。
【０００４】従来の第１の例の巡回符号化およびＣＲＣ
装置は、生成多項式の次数が低くデータ数が少ない場合
有効であり、図４に示すように、８ビット単位の演算処
理およびデータ処理および各部の制御処理等を行うＣＰ
Ｕ（中央演算処理装置）１００ａと、巡回符号化すべき
データ５０ビットが順に格納されているデータメモリ３
００と、シンドロームテーブルが配置格納されているテ
ーブルＲＯＭ２００ａとがバス４００で接続されてい
る。
装置は、生成多項式の次数が低くデータ数が少ない場合
有効であり、図４に示すように、８ビット単位の演算処
理およびデータ処理および各部の制御処理等を行うＣＰ
Ｕ（中央演算処理装置）１００ａと、巡回符号化すべき
データ５０ビットが順に格納されているデータメモリ３
００と、シンドロームテーブルが配置格納されているテ
ーブルＲＯＭ２００ａとがバス４００で接続されてい
る。
【０００５】テーブルＲＯＭ２００ａ内には、あらかじ
め、シンドロームテーブルを記憶させてある。シンドロ
ームテーブルは、５０ビットのデータ（｛ａ49，…，ａ
0 ｝）の内、ｉビット目（ｉは０≦ｉ≦４９なる整数）
だけが１であり、他のビットが全て０であるデータ（５
０個存在する）からのデータ多項式Ａi （ｘ）＝ａiｘ
i とｘ3 との積を、Ｇ（ｘ）でモジュロ２の除算後の余
り（３ビット）からなる。実質シンドロームテーブルは
３ビット×５０となる（８ビット構成のメモリでは５０
バイト）。
め、シンドロームテーブルを記憶させてある。シンドロ
ームテーブルは、５０ビットのデータ（｛ａ49，…，ａ
0 ｝）の内、ｉビット目（ｉは０≦ｉ≦４９なる整数）
だけが１であり、他のビットが全て０であるデータ（５
０個存在する）からのデータ多項式Ａi （ｘ）＝ａiｘ
i とｘ3 との積を、Ｇ（ｘ）でモジュロ２の除算後の余
り（３ビット）からなる。実質シンドロームテーブルは
３ビット×５０となる（８ビット構成のメモリでは５０
バイト）。
【０００６】次に図５のフローチャートを用いて、処理
過程を説明する。また表１にＺ８０アセンブラによるコ
ーディング例を示す。
過程を説明する。また表１にＺ８０アセンブラによるコ
ーディング例を示す。
【０００７】まず、ＣＰＵ１００ａはループ回数Ｃ＝６
を設定する（ステップＰ１）。次に、ＣＰＵ１００ａ内
部のパリティレジスタ（汎用レジスタの１つを使用す
る）をクリアする（ステップＰ２）。次に、ステップＰ
３〜Ｐ６でＣＰＵ１００ａは８ビットデータ（ａn 〜ａ
n-7 、ａn がＭＳＢ、最初はｎ＝４９）をデータメモリ
３００から読み出し（入力データ）、１ビットシフトし
ＭＳＢをＣＹ（キャリーレジスタ）に転送する。ステッ
プＰ７でＣＹ＝１の判定を行いＣＹが１ならばテーブル
ＲＯＭ２００ａよりａn （ｎ＝４９）に対するシンドロ
ーム値を読み出し（８ビット中下位３ビットが有効）
（ステップＰ８）、シンドローム値と上記パリティレジ
スタとを排他的論理和演算（ＸＯＲ）してその結果を上
記パリティレジスタに格納する。（ステップＰ９）ＣＹ
が０ならば何もしない。ＣＰＵ１００ａはこのビット判
定処理を残りのビットデータ（ａn-1 〜ａn-7 、ｎ＝４
９）に対して行う（ステップＰ１０〜Ｐ１１）。
を設定する（ステップＰ１）。次に、ＣＰＵ１００ａ内
部のパリティレジスタ（汎用レジスタの１つを使用す
る）をクリアする（ステップＰ２）。次に、ステップＰ
３〜Ｐ６でＣＰＵ１００ａは８ビットデータ（ａn 〜ａ
n-7 、ａn がＭＳＢ、最初はｎ＝４９）をデータメモリ
３００から読み出し（入力データ）、１ビットシフトし
ＭＳＢをＣＹ（キャリーレジスタ）に転送する。ステッ
プＰ７でＣＹ＝１の判定を行いＣＹが１ならばテーブル
ＲＯＭ２００ａよりａn （ｎ＝４９）に対するシンドロ
ーム値を読み出し（８ビット中下位３ビットが有効）
（ステップＰ８）、シンドローム値と上記パリティレジ
スタとを排他的論理和演算（ＸＯＲ）してその結果を上
記パリティレジスタに格納する。（ステップＰ９）ＣＹ
が０ならば何もしない。ＣＰＵ１００ａはこのビット判
定処理を残りのビットデータ（ａn-1 〜ａn-7 、ｎ＝４
９）に対して行う（ステップＰ１０〜Ｐ１１）。
【０００８】８ビット分の処理が終了すると（ステップ
Ｐ１２）ステップＰ６に戻り、ＣＰＵ１００ａは次の８
ビットデータ（ａn 〜ａn-7 、ｎ＝４１）をデータメモ
リ３００から読み出しステップＰ６〜Ｐ１２の処理を行
う。次に、ＣＰＵ１００ａはステップＰ４〜Ｐ１４をル
ープ回数分（４８ビットのデータ分）反復する。次に、
ステップＰ１５〜Ｐ２１で、残りの２ビットに対しても
同様のビット判定処理を行なう。最後にステップＰ２２
〜Ｐ２４で上記パリティレジスタに残った下位３ビット
がパリティである。
Ｐ１２）ステップＰ６に戻り、ＣＰＵ１００ａは次の８
ビットデータ（ａn 〜ａn-7 、ｎ＝４１）をデータメモ
リ３００から読み出しステップＰ６〜Ｐ１２の処理を行
う。次に、ＣＰＵ１００ａはステップＰ４〜Ｐ１４をル
ープ回数分（４８ビットのデータ分）反復する。次に、
ステップＰ１５〜Ｐ２１で、残りの２ビットに対しても
同様のビット判定処理を行なう。最後にステップＰ２２
〜Ｐ２４で上記パリティレジスタに残った下位３ビット
がパリティである。
【０００９】
【表１】
【００１０】表１のコーディング例から、この第１の従
来技術の実行ステート数を算出するとデータが１あるい
は０かによって最大２８５１ステート、最小１８５５ス
テートとなる。
来技術の実行ステート数を算出するとデータが１あるい
は０かによって最大２８５１ステート、最小１８５５ス
テートとなる。
【００１１】次に、従来の第２の例の巡回符号化は、生
成多項式の次数が汎用レジスタのビット数の２倍以下で
あれば、ほぼ如何なるデータ数に対しても対応可能であ
り、図に示すように、第１の例と同様のＣＰＵ１００ｂ
と、データメモリ３００とがバス４００で接続されてい
る。
成多項式の次数が汎用レジスタのビット数の２倍以下で
あれば、ほぼ如何なるデータ数に対しても対応可能であ
り、図に示すように、第１の例と同様のＣＰＵ１００ｂ
と、データメモリ３００とがバス４００で接続されてい
る。
【００１２】図７のフローチャートを用いて処理過程を
説明する。また表２にＺ８０アセンブラによるコーディ
ング例を示す。
説明する。また表２にＺ８０アセンブラによるコーディ
ング例を示す。
【００１３】まず、ＣＰＵ１００ｂはループ回数Ｅ＝５
を設定する（ステップＱ１）。次に、ＣＰＵ１００ｂ内
部の生成多項式レジスタ（汎用レジスタの２つを使用す
る）に６０Ｈをセットする（ステップＱ２）。次にステ
ップＱ３でＣＰＵ１００ｂは８ビットデータ（ａ49〜ａ
42、ａ49がＭＳＢ）をデータメモリ３００から読み出
し、ＣＵＰ１００ｂ内部のＡレジスタ（汎用レジスタの
１つ）に格納する。ステップＱ４で、ＣＰＵ１００ｂは
次の８ビットデータ（ａn 〜ａn-7 、ａn が最上位ビッ
ト、ｎ＝４１）をデータメモリ３００から読み出し、Ｃ
ＰＵ１００ｂ内部のレジスタ（汎用レジスタの１つ）に
格納する。以上を８ビット分反復する（ステップＱ
５）。次にステップＱ６でＡレジスタ、Ｂレジスタを１
ビットシフトし、ＢレジスタのＭＳＢをＡレジスタの最
下位ビット（ＬＳＢ）に、ＡレジスタのＭＳＢをＣＹに
転送する。ステップＱ７でＣＹ＝１の判定を行い、ＣＹ
が１ならばＡレジスタと生成多項式レジスタをＸＯＲし
てその結果をＡレジスタに格納する（ステップＱ８）。
ＣＹが０であれば何もせずステップＱ９に進む。次に、
ＣＰＵ１００ｂはこのビット判定処理を最初にＡレジス
タに格納された残りの７ビットデータ（ａ48〜ａ42）に
対して行う。（ステップＱ６〜Ｑ１０）。その時点でＢ
レジスタのデータ（ａn 〜n-7 、ｎ＝４１）はすべてＡ
レジスタにシフトされているので、ＣＰＵ１００ｂは次
の８ビットデータ（ａn 〜ａn-7 、ｎ＝３３）をデータ
メモリ３００から読み出し、Ｂレジスタに格納し、ステ
ップＱ６〜Ｑ１０の処理を行う。次に、ＣＰＵ１００ｂ
はステップＱ４〜Ｑ１０の処理をループ回数分（４８ビ
ットのデータ分）反復する。次にステップＱ１３〜Ｑ１
９で、残りの２ビットに対しても同様のビット判定処理
を行う。処理終了時のＡレジスタの上位３ビットがパリ
ティである。（ステップＱ２０）。
を設定する（ステップＱ１）。次に、ＣＰＵ１００ｂ内
部の生成多項式レジスタ（汎用レジスタの２つを使用す
る）に６０Ｈをセットする（ステップＱ２）。次にステ
ップＱ３でＣＰＵ１００ｂは８ビットデータ（ａ49〜ａ
42、ａ49がＭＳＢ）をデータメモリ３００から読み出
し、ＣＵＰ１００ｂ内部のＡレジスタ（汎用レジスタの
１つ）に格納する。ステップＱ４で、ＣＰＵ１００ｂは
次の８ビットデータ（ａn 〜ａn-7 、ａn が最上位ビッ
ト、ｎ＝４１）をデータメモリ３００から読み出し、Ｃ
ＰＵ１００ｂ内部のレジスタ（汎用レジスタの１つ）に
格納する。以上を８ビット分反復する（ステップＱ
５）。次にステップＱ６でＡレジスタ、Ｂレジスタを１
ビットシフトし、ＢレジスタのＭＳＢをＡレジスタの最
下位ビット（ＬＳＢ）に、ＡレジスタのＭＳＢをＣＹに
転送する。ステップＱ７でＣＹ＝１の判定を行い、ＣＹ
が１ならばＡレジスタと生成多項式レジスタをＸＯＲし
てその結果をＡレジスタに格納する（ステップＱ８）。
ＣＹが０であれば何もせずステップＱ９に進む。次に、
ＣＰＵ１００ｂはこのビット判定処理を最初にＡレジス
タに格納された残りの７ビットデータ（ａ48〜ａ42）に
対して行う。（ステップＱ６〜Ｑ１０）。その時点でＢ
レジスタのデータ（ａn 〜n-7 、ｎ＝４１）はすべてＡ
レジスタにシフトされているので、ＣＰＵ１００ｂは次
の８ビットデータ（ａn 〜ａn-7 、ｎ＝３３）をデータ
メモリ３００から読み出し、Ｂレジスタに格納し、ステ
ップＱ６〜Ｑ１０の処理を行う。次に、ＣＰＵ１００ｂ
はステップＱ４〜Ｑ１０の処理をループ回数分（４８ビ
ットのデータ分）反復する。次にステップＱ１３〜Ｑ１
９で、残りの２ビットに対しても同様のビット判定処理
を行う。処理終了時のＡレジスタの上位３ビットがパリ
ティである。（ステップＱ２０）。
【００１４】
【表２】
【００１５】表２のコーディング例から従来技術２の実
行ステート数を算出するとデータが１あるいは０かによ
って最大２０９５ステート、最小１７２７ステートとな
る。
行ステート数を算出するとデータが１あるいは０かによ
って最大２０９５ステート、最小１７２７ステートとな
る。
【００１６】
【発明が解決しようとする課題】上述した従来の巡回符
号化およびＣＲＣ装置は、コンピュータによる複雑かつ
処理時間が多いデータの１ビット毎の判定処理および排
他的論理和演算処理等が必要であるため、通信プロコル
の制御等の他の処理時間を圧迫するという欠点があっ
た。また、上記処理時間短縮のため高速なコンピュータ
を用いる場合にはコストが増大するという欠点があっ
た。
号化およびＣＲＣ装置は、コンピュータによる複雑かつ
処理時間が多いデータの１ビット毎の判定処理および排
他的論理和演算処理等が必要であるため、通信プロコル
の制御等の他の処理時間を圧迫するという欠点があっ
た。また、上記処理時間短縮のため高速なコンピュータ
を用いる場合にはコストが増大するという欠点があっ
た。
【００１７】
【課題を解決するための手段】本発明の巡回符号化およ
びＣＲＣ装置は、ｎビットの汎用レジスタを備えるコン
ピュータを用いてｍ（ｍ≦ｎ／２になる整数）次の生成
多項式Ｇ（Ｘ）による予め定めた数のデータを巡回符号
化処理および巡回冗長符号チェック（ＣＲＣ）処理を行
なう巡回符号化およびＣＲＣ装置において、２ｎ個の各
々のデータを前記生成多項式で除算した剰余データから
生成される剰余テーブルを剰余テーブルを格納した剰余
テーブル記憶手段と、前記剰余テーブルの参照アドレス
を生成する参照アドレス生成手段と、前記参照アドレス
に対応する前記剰余テーブルを読出す剰余テーブル読出
手段と、前記参照アドレス生成手段と前記剰余テーブル
読出手段とを予め定めた回数分反復する反復手段とを備
えて構成されている。
びＣＲＣ装置は、ｎビットの汎用レジスタを備えるコン
ピュータを用いてｍ（ｍ≦ｎ／２になる整数）次の生成
多項式Ｇ（Ｘ）による予め定めた数のデータを巡回符号
化処理および巡回冗長符号チェック（ＣＲＣ）処理を行
なう巡回符号化およびＣＲＣ装置において、２ｎ個の各
々のデータを前記生成多項式で除算した剰余データから
生成される剰余テーブルを剰余テーブルを格納した剰余
テーブル記憶手段と、前記剰余テーブルの参照アドレス
を生成する参照アドレス生成手段と、前記参照アドレス
に対応する前記剰余テーブルを読出す剰余テーブル読出
手段と、前記参照アドレス生成手段と前記剰余テーブル
読出手段とを予め定めた回数分反復する反復手段とを備
えて構成されている。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１は、本発明の巡回符号化およびＣＲＣ
装置の第１の実施例を示すフローチャートである。また
図２は本実施例の巡回符号化およびＣＲＣ装置のブロッ
ク図であり、従来と同様のＣＰＵ１００と、データメモ
リ３００と、剰余テーブルが格納されているテーブルＲ
ＯＭ２００とがバス４００で接続されている。
装置の第１の実施例を示すフローチャートである。また
図２は本実施例の巡回符号化およびＣＲＣ装置のブロッ
ク図であり、従来と同様のＣＰＵ１００と、データメモ
リ３００と、剰余テーブルが格納されているテーブルＲ
ＯＭ２００とがバス４００で接続されている。
【００２０】生成多項式の次数、巡回符号化すべきデー
タ数は従来の技術で説明したものと同一であり、生成多
項式をＧ（Ｘ）＝Ｘ3 ＋Ｘ＋１、巡回符号化すべきデー
タ数は５０ビット、巡回符号化すべきデータをＭＳＢか
ら順にａ49、ａ48、…、ａ1、ａ0 とする。
タ数は従来の技術で説明したものと同一であり、生成多
項式をＧ（Ｘ）＝Ｘ3 ＋Ｘ＋１、巡回符号化すべきデー
タ数は５０ビット、巡回符号化すべきデータをＭＳＢか
ら順にａ49、ａ48、…、ａ1、ａ0 とする。
【００２１】テーブルＲＯＭ２００内には、あらかじ
め、剰余テーブルＴＲを作成しておく。剰余テーブルＴ
Ｒは、８ビットの全ての組み合わせである２５６個の各
々のデータ｛Ｄk ｝（｛Ｄk ｝＝ｄ0 ，ｄ1 ，…，
ｄ7 ｝、ｄi （ｉは０≦ｉ≦７なる整数）は０または
１、Ｋは０≦ｋ≦２５５なる整数）に対して、データ
｛Ｄk ｝のビットｄ0 を除く１式のデータ多項式Ｄ
（Ｘ）を生成多項式Ｇ（Ｘ）でモジュロ２の除算を行っ
た剰余（剰余データ｛ｒ0 ，ｒ1 ，ｒ2 ｝）にデータｄ
0 を付加した４ビットのデータ｛ｄ0 ，ｒ0 ，ｒ1 ，ｒ
2 ｝からなる。実質剰余テーブルは４ビット×２５６と
なる（２５６バイト）。
め、剰余テーブルＴＲを作成しておく。剰余テーブルＴ
Ｒは、８ビットの全ての組み合わせである２５６個の各
々のデータ｛Ｄk ｝（｛Ｄk ｝＝ｄ0 ，ｄ1 ，…，
ｄ7 ｝、ｄi （ｉは０≦ｉ≦７なる整数）は０または
１、Ｋは０≦ｋ≦２５５なる整数）に対して、データ
｛Ｄk ｝のビットｄ0 を除く１式のデータ多項式Ｄ
（Ｘ）を生成多項式Ｇ（Ｘ）でモジュロ２の除算を行っ
た剰余（剰余データ｛ｒ0 ，ｒ1 ，ｒ2 ｝）にデータｄ
0 を付加した４ビットのデータ｛ｄ0 ，ｒ0 ，ｒ1 ，ｒ
2 ｝からなる。実質剰余テーブルは４ビット×２５６と
なる（２５６バイト）。
【００２２】
【００２３】次に図１のフローチャートを用いて、処理
過程を説明する。また表３にＺ８０アセンブラによるコ
ーディング例を示す。
過程を説明する。また表３にＺ８０アセンブラによるコ
ーディング例を示す。
【００２４】まず、ＣＰＵ１００はループ回数Ｃ＝５を
設定する（ステップＳ１）。次に、８ビットデータ（ａ
49〜ａ42）をデータメモリ３００から読み出し、入力デ
ータとする（ステップＳ２）。次にＣＰＵ１００は上記
入力データをアドレスとして第１の剰余データをテーブ
ルＲＯＭ２００から読み出す（剰余データを８ビット中
上位４ビットに割り当てられている）（ステップＳ
３）。次に、ＣＰＵ１００は次の８ビットデータ（ａn
〜ａn-7 ，ｎ＝４１）をデータメモリ３００ら読み出
し、入力データとする（ステップＳ４）。次に、入力デ
ータ中下位４ビットを退避し、第１の退避データとする
（ステップＳ５）。ＣＰＵ１００は入力データの上位４
ビットを下位４ビットにシフトし、第１のシフトデータ
とする（ステップＳ６）。次に、ＣＰＵ１００は第１の
剰余データと第１のシフトデータとを合成し、第１の合
成データとする（ステップＳ７）。次に、第１の合成デ
ータをアドレスとして第２の剰余テーブルＲＯＭ２００
から読み出す（ステップＳ８）。次に、ＣＰＵ１００は
第２の剰余データと第１の退避データとを合成し、第２
の合成データとする（ステップＳ９）。次に、第２の合
成データをアドレスとして第３の剰余データをテーブル
ＲＯＭ２００から読み出す（ステップＳ１０）。以上の
処理について、データメモリ３００から読み出す入力デ
ータに注目すると、４ビット単位の演算処理を行ってい
るということが分る。次に、ＣＰＵ１００は次の８ビッ
トデータ（ａn 〜ａn-7 ｎ＝３３）をデータメモリ３０
０から読み出し、入力データとし、前記と同様の４ビッ
ト単位の演算処理を行う（ステップＳ１）。以下、ＣＰ
Ｕ１００は以上の４ビット単位の演算処理をループ回数
分（４８ビットのデータまで）反復する（ステップＳ４
〜Ｓ１２）。
設定する（ステップＳ１）。次に、８ビットデータ（ａ
49〜ａ42）をデータメモリ３００から読み出し、入力デ
ータとする（ステップＳ２）。次にＣＰＵ１００は上記
入力データをアドレスとして第１の剰余データをテーブ
ルＲＯＭ２００から読み出す（剰余データを８ビット中
上位４ビットに割り当てられている）（ステップＳ
３）。次に、ＣＰＵ１００は次の８ビットデータ（ａn
〜ａn-7 ，ｎ＝４１）をデータメモリ３００ら読み出
し、入力データとする（ステップＳ４）。次に、入力デ
ータ中下位４ビットを退避し、第１の退避データとする
（ステップＳ５）。ＣＰＵ１００は入力データの上位４
ビットを下位４ビットにシフトし、第１のシフトデータ
とする（ステップＳ６）。次に、ＣＰＵ１００は第１の
剰余データと第１のシフトデータとを合成し、第１の合
成データとする（ステップＳ７）。次に、第１の合成デ
ータをアドレスとして第２の剰余テーブルＲＯＭ２００
から読み出す（ステップＳ８）。次に、ＣＰＵ１００は
第２の剰余データと第１の退避データとを合成し、第２
の合成データとする（ステップＳ９）。次に、第２の合
成データをアドレスとして第３の剰余データをテーブル
ＲＯＭ２００から読み出す（ステップＳ１０）。以上の
処理について、データメモリ３００から読み出す入力デ
ータに注目すると、４ビット単位の演算処理を行ってい
るということが分る。次に、ＣＰＵ１００は次の８ビッ
トデータ（ａn 〜ａn-7 ｎ＝３３）をデータメモリ３０
０から読み出し、入力データとし、前記と同様の４ビッ
ト単位の演算処理を行う（ステップＳ１）。以下、ＣＰ
Ｕ１００は以上の４ビット単位の演算処理をループ回数
分（４８ビットのデータまで）反復する（ステップＳ４
〜Ｓ１２）。
【００２５】次に、ＣＰＵ１００は残り２ビットのデー
タをデータメモリ３００から読み出し、８ビット中上位
２ビットが有効なデータを入力データとする（ステップ
Ｓ１３）。次に、入力データの上位４ビットを下位４ビ
ットにシフトし、第２のシフトデータとする。このと
き、第２のシフトデータの下位２ビットを０とする（ス
テップＳ１４）。次に、ＣＰＵ１００は第１の剰余デー
タと第２のシフトデータとを合成し第３の合成データと
する（ステップＳ１５）。次に、第３の合成データをア
ドレスとして第４の剰余データをテーブルＲＯＭ２００
から読み出す（ステップＳ１６）。次に、ＣＰＵ１００
は第４の剰余データを上位ビットから下位ビットに向っ
て２ビットシフトし、第３のシフトデータとする。この
とき、シフトデータの上位２ビット及び下位２ビットを
０とする（ステップＳ１７）。次に、ＣＰＵ１００は第
３のシフトデータをアドレスとして第５の剰余データを
テーブルＲＯＭ２００から読み出す（ステップＳ１
８）。第５の剰余データの上位３ビットが求めるパリテ
ィである（ステップＳ１９）。表３のコーディング例か
ら実行ステート数を算出すると６５１ステートとなる。
タをデータメモリ３００から読み出し、８ビット中上位
２ビットが有効なデータを入力データとする（ステップ
Ｓ１３）。次に、入力データの上位４ビットを下位４ビ
ットにシフトし、第２のシフトデータとする。このと
き、第２のシフトデータの下位２ビットを０とする（ス
テップＳ１４）。次に、ＣＰＵ１００は第１の剰余デー
タと第２のシフトデータとを合成し第３の合成データと
する（ステップＳ１５）。次に、第３の合成データをア
ドレスとして第４の剰余データをテーブルＲＯＭ２００
から読み出す（ステップＳ１６）。次に、ＣＰＵ１００
は第４の剰余データを上位ビットから下位ビットに向っ
て２ビットシフトし、第３のシフトデータとする。この
とき、シフトデータの上位２ビット及び下位２ビットを
０とする（ステップＳ１７）。次に、ＣＰＵ１００は第
３のシフトデータをアドレスとして第５の剰余データを
テーブルＲＯＭ２００から読み出す（ステップＳ１
８）。第５の剰余データの上位３ビットが求めるパリテ
ィである（ステップＳ１９）。表３のコーディング例か
ら実行ステート数を算出すると６５１ステートとなる。
【００２６】
【表３】
【００２７】次に、本発明の第２の実施例について説明
する。
する。
【００２８】この第２の実施例のハードウェアの構成は
図２で示した第１の実施例と同じである。
図２で示した第１の実施例と同じである。
【００２９】図３は、本発明の第２の実施例であるＣＲ
Ｃ装置の処理フローチャートである。巡回符号化処理と
ＣＲＣ処理とは基本的には同様の処理過程である。通
常、送信側が巡回符号化したデータ（情報ビット＋パリ
ティビット）を送信し、受信側がＣＲＣ（パリティチェ
ックによる誤り検出）処理を行う。ここでは、第１の実
施例で巡回符号化したデータのＣＲＣ処理を説明する。
Ｃ装置の処理フローチャートである。巡回符号化処理と
ＣＲＣ処理とは基本的には同様の処理過程である。通
常、送信側が巡回符号化したデータ（情報ビット＋パリ
ティビット）を送信し、受信側がＣＲＣ（パリティチェ
ックによる誤り検出）処理を行う。ここでは、第１の実
施例で巡回符号化したデータのＣＲＣ処理を説明する。
【００３０】ＣＲＣ処理の対象の５３ビットのデータは
データメモリ３００に順に格納されているものとする。
処理の実行に先立ち、予め作成しておく剰余テーブルは
第１の実施例で作成したものと同様とする。また、４８
ビット分のデータ数は情報ビット数（巡回符号化すべき
データ５０ビット）にパリティビット数（３ビット）が
加わったものであるから、４８ビット分のデータを処理
したステップＳ１２の時点で５ビットのデータが残って
いる（情報２ビット＋パリティ３ビット）。
データメモリ３００に順に格納されているものとする。
処理の実行に先立ち、予め作成しておく剰余テーブルは
第１の実施例で作成したものと同様とする。また、４８
ビット分のデータ数は情報ビット数（巡回符号化すべき
データ５０ビット）にパリティビット数（３ビット）が
加わったものであるから、４８ビット分のデータを処理
したステップＳ１２の時点で５ビットのデータが残って
いる（情報２ビット＋パリティ３ビット）。
【００３１】ＣＰＵ１００は残りの上位５ビットデータ
をデータメモリ３００から読み出し、入力データとする
（ステップＴ１３）。ここでＭＳＢをビット７としてＬ
ＳＢがビット０となるように上位ビットから降べき順に
ビット番号を割り当る。次に、ＣＰＵ１００は入力デー
タ中ビット３を退避し、第２の退避データとする（８ビ
ット中ビット３が有効）（ステップＴ１４）。次に、Ｃ
ＰＵ１００は入力データの上位４ビットを下位４ビット
にシフトし、これを第４のシフトデータとする（ステッ
プＴ１５）。次に、ＣＰＵ１００は第１の剰余データと
第４のシフトデータとを合成し、第４の合成データとす
る（ステップＴ１６）。次に、第４の合成データをアド
レスとする第６の上位データをテーブルＲＯＭ２００か
ら読み出す。次に、ＣＰＵ１００は第６の剰余データと
第２の退避データとを合成し、第５の合成データとする
（ステップＴ１８）。次に、ＣＰＵ１００は第５の合成
データを上位ビットから下位ビットに向って２ビットシ
フトし、第５のシフトデータとする。このとき、第５の
シフトデータの上位２ビットは０とする（ステップＴ１
９）。次に、ＣＰＵ１００は第５のシフトデータをアド
レスとして第７の上位データをテーブルＲＯＭ２００か
ら読み出す。（ステップＴ２０）。次に、ＣＰＵ１００
は第７の剰余データをテーブルＲＯＭ２００から読み出
す（ステップＴ２０）。次に、ＣＰＵ１００は第７の剰
余データの上位３ビットが全て０であるかどうかをチェ
ックする。全て０であれば５３ビットデータは誤りなし
であり、１ビットでも１があれば誤りあることになる
（ステップＴ２１）。
をデータメモリ３００から読み出し、入力データとする
（ステップＴ１３）。ここでＭＳＢをビット７としてＬ
ＳＢがビット０となるように上位ビットから降べき順に
ビット番号を割り当る。次に、ＣＰＵ１００は入力デー
タ中ビット３を退避し、第２の退避データとする（８ビ
ット中ビット３が有効）（ステップＴ１４）。次に、Ｃ
ＰＵ１００は入力データの上位４ビットを下位４ビット
にシフトし、これを第４のシフトデータとする（ステッ
プＴ１５）。次に、ＣＰＵ１００は第１の剰余データと
第４のシフトデータとを合成し、第４の合成データとす
る（ステップＴ１６）。次に、第４の合成データをアド
レスとする第６の上位データをテーブルＲＯＭ２００か
ら読み出す。次に、ＣＰＵ１００は第６の剰余データと
第２の退避データとを合成し、第５の合成データとする
（ステップＴ１８）。次に、ＣＰＵ１００は第５の合成
データを上位ビットから下位ビットに向って２ビットシ
フトし、第５のシフトデータとする。このとき、第５の
シフトデータの上位２ビットは０とする（ステップＴ１
９）。次に、ＣＰＵ１００は第５のシフトデータをアド
レスとして第７の上位データをテーブルＲＯＭ２００か
ら読み出す。（ステップＴ２０）。次に、ＣＰＵ１００
は第７の剰余データをテーブルＲＯＭ２００から読み出
す（ステップＴ２０）。次に、ＣＰＵ１００は第７の剰
余データの上位３ビットが全て０であるかどうかをチェ
ックする。全て０であれば５３ビットデータは誤りなし
であり、１ビットでも１があれば誤りあることになる
（ステップＴ２１）。
【００３２】
【発明の効果】以上説明したように、本発明の巡回符号
化およびＣＲＣ装置は、予め２n 個の上位テーブルを格
納した剰余テーブル記憶手段を備えることにより、ｎ／
２ビット毎のシフトおよび合成処理が可能となるので、
巡回符号化処理およびＣＲＣ処理が短縮され、コンピュ
ータを通信プロコルの制御等の他の処理に有効活用でき
るという効果がある。また、処理時間短縮のための高速
なコンピュータが不要となるためコストが低減できると
いう効果がある。
化およびＣＲＣ装置は、予め２n 個の上位テーブルを格
納した剰余テーブル記憶手段を備えることにより、ｎ／
２ビット毎のシフトおよび合成処理が可能となるので、
巡回符号化処理およびＣＲＣ処理が短縮され、コンピュ
ータを通信プロコルの制御等の他の処理に有効活用でき
るという効果がある。また、処理時間短縮のための高速
なコンピュータが不要となるためコストが低減できると
いう効果がある。
【図１】本発明の巡回符号化およびＣＲＣ装置の第１の
実施例を示すフローチャートである。
実施例を示すフローチャートである。
【図２】本実施例の巡回符号化およびＣＲＣ装置の構成
を示すブロック図である。
を示すブロック図である。
【図３】本発明の巡回符号化およびＣＲＣ装置の第２の
実施例を示すフローチャートである。
実施例を示すフローチャートである。
【図４】従来の巡回符号化およびＣＲＣ装置の第１の例
を示すブロック図である。
を示すブロック図である。
【図５】従来の巡回符号化およびＣＲＣ装置の第１の例
のフローチャートである。
のフローチャートである。
【図６】従来の巡回符号化およびＣＲＣ装置の第２の例
を示すブロック図である。
を示すブロック図である。
【図７】従来の巡回符号化およびＣＲＣ装置の第２の例
のフローチャートである。
のフローチャートである。
１００，１００ａ，１００ｂ ＣＰＵ ２００，２００ａ テーブルＲＯＭ ３００ データメモリ ４００ バス
Claims (3)
- 【請求項１】 ｎビットの汎用レジスタを備えるコンピ
ュータを用いてｍ（ｍ≦ｎ／２なる整数）次の生成多項
式Ｇ（ｘ）による予め定めた数のデータの巡回符号化処
理および巡回冗長符号チェック（ＣＲＣ）処理を行なう
巡回符号化およびＣＲＣ装置において、 ２n 個の各々のデータを前記生成多項式で除算した剰余
データから生成される２n 個の剰余テーブルを格納した
剰余テーブル記憶手段と、 前記剰余テーブルの参照アドレスを生成する参照アドレ
ス生成手段と、 前記参照アドレスに対応する前記剰余テーブルを読出す
剰余テーブル読出手段と、 前記参照アドレス生成手段と前記剰余テーブル読出手段
とを予め定めた回数分反復する反復手段とを備えること
を特徴とする巡回符号化およびＣＲＣ装置。 - 【請求項２】 前記剰余テーブルが、 ２n 個の各々のデータ｛Ｄk ｝（｛Ｄk ｝＝｛ｄ0 ，
…，ｄn-1 ｝、ｄi （ｉは０≦ｉ≦ｎ−１なる整数）は
０または１、Ｋは０≦Ｋ≦２n なる整数) に対してｎ／
２−ｍ＝０の場合は、前記データ｛Ｄk ｝より導出され
る式１のデータ多項式Ｄ（ｘ）を前記生成多項式Ｇ
（ｘ）でモジュロ２の除算により生成される１個が１／
２ビットの２n 個の剰余データから成り、 前記データ｛Ｄk ｝に対してｎ／２−ｍ〉０の場合は、
（ｎ／２＋ｍ）ビット目からの式２のデータ多項式Ｄａ
（Ｘ）を前記生成多項式Ｇ（ｘ）でモジュロ２除算結果
の剰余データ｛ｒ0 ，…，ｒm-1 ｝にデータ｛ｄ0 ，
…，ｄn/2-m+1 ｝を付加して生成される１個が１ビット
の２ｎ個のデータ｛ｄ0 ，…，ｄn2/-m+1，ｒ0 ，…，
ｒm-1 ｝から成ることを特徴とする請求項１記載の巡回
符号化およびＣＲＣ装置。 - 【請求項３】 前記参照アドレス生成手段が、 前記予め定めた数のデータの先頭からｎビットの第１の
データにより第１の参照アドレスを生成し、 前記第１の参照アドレスの生成時に読出した第１の前記
剰余テーブルの上位Ｎ／２ビットのデータと、前記第１
のデータの下位ｗ／２ビットのデータとを接続すること
により第２の参照アドレスを生成することを特徴とする
請求項１記載の巡回符号化およびＣＲＣ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009636A JP3000811B2 (ja) | 1993-01-25 | 1993-01-25 | 巡回符号化およびｃｒｃ装置とその処理方法 |
| US08/186,154 US5517512A (en) | 1993-01-25 | 1994-01-25 | Cyclic coding and cyclic redundancy code check processor |
| DE69431008T DE69431008D1 (de) | 1993-01-25 | 1994-01-25 | Zyclische Kodierung und zyclischer Redundanzkodeprüfungsprocessor |
| EP94101086A EP0608848B1 (en) | 1993-01-25 | 1994-01-25 | Cyclic coding and cyclic redundancy code check processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009636A JP3000811B2 (ja) | 1993-01-25 | 1993-01-25 | 巡回符号化およびｃｒｃ装置とその処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224783A true JPH06224783A (ja) | 1994-08-12 |
| JP3000811B2 JP3000811B2 (ja) | 2000-01-17 |
Family
ID=11725724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5009636A Expired - Lifetime JP3000811B2 (ja) | 1993-01-25 | 1993-01-25 | 巡回符号化およびｃｒｃ装置とその処理方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5517512A (ja) |
| EP (1) | EP0608848B1 (ja) |
| JP (1) | JP3000811B2 (ja) |
| DE (1) | DE69431008D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003018141A (ja) * | 2001-06-14 | 2003-01-17 | Fms Audio Sdn Bhd | ラジオ・データ・システムの同期方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5942002A (en) * | 1996-03-08 | 1999-08-24 | Neo-Lore | Method and apparatus for generating a transform |
| US6006354A (en) * | 1997-02-12 | 1999-12-21 | Stmicroelectronics, Inc. | Security device for a video digital to analog converter |
| GB2322526A (en) * | 1997-02-22 | 1998-08-26 | The Technology Partnership Plc | Encoding and decoding data |
| GB9803117D0 (en) | 1998-02-13 | 1998-04-08 | Sgs Thomson Microelectronics | Cyclic redundancy check in a computer system |
| US6766490B1 (en) * | 2000-03-03 | 2004-07-20 | Palmone, Inc. | Reduced table size forward error correcting encoder |
| GB2377346B (en) * | 2001-07-02 | 2003-10-08 | Matsushita Comm Ind Uk Ltd | Error trapping and correction for cyclic codewords |
| TWI224735B (en) * | 2002-10-25 | 2004-12-01 | Via Tech Inc | Method for storing and accessing data in random bit range between different platforms |
| US7124351B2 (en) * | 2002-12-04 | 2006-10-17 | Stmicroelectronics Asia Pacific Pte. Ltd. | Software instructions utilizing a hardwired circuit |
| US20060077750A1 (en) * | 2004-10-07 | 2006-04-13 | Dell Products L.P. | System and method for error detection in a redundant memory system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63502948A (ja) * | 1986-03-28 | 1988-10-27 | アムペツクス コーポレーシヨン | ワードフレーミング誤差を含む誤差の検出機能を有するデジタルデータ伝送 |
| US4949342A (en) * | 1987-04-14 | 1990-08-14 | Matsushita Electric Industrial Co., Ltd. | Code error detecting method |
| US4964129A (en) * | 1988-12-21 | 1990-10-16 | Bull Hn Information Systems Inc. | Memory controller with error logging |
| US5099484A (en) * | 1989-06-09 | 1992-03-24 | Digital Equipment Corporation | Multiple bit error detection and correction system employing a modified Reed-Solomon code incorporating address parity and catastrophic failure detection |
| EP0431416A3 (en) * | 1989-12-04 | 1992-04-29 | National Semiconductor Corporation | Apparatus and method for accessing a cyclic redundancy error check code generated in parallel |
| CA2050123C (en) * | 1990-10-11 | 1997-12-09 | Subrahmanyam Dravida | Apparatus and method for parallel generation of cyclic redundancy check (crc) codes |
| JPH04365156A (ja) * | 1991-06-13 | 1992-12-17 | Toshiba Corp | データ伝送エラー検出回路 |
| US5359468A (en) * | 1991-08-06 | 1994-10-25 | R-Byte, Inc. | Digital data storage tape formatter |
-
1993
- 1993-01-25 JP JP5009636A patent/JP3000811B2/ja not_active Expired - Lifetime
-
1994
- 1994-01-25 DE DE69431008T patent/DE69431008D1/de not_active Expired - Lifetime
- 1994-01-25 US US08/186,154 patent/US5517512A/en not_active Expired - Fee Related
- 1994-01-25 EP EP94101086A patent/EP0608848B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003018141A (ja) * | 2001-06-14 | 2003-01-17 | Fms Audio Sdn Bhd | ラジオ・データ・システムの同期方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0608848A2 (en) | 1994-08-03 |
| EP0608848A3 (en) | 1997-10-15 |
| US5517512A (en) | 1996-05-14 |
| DE69431008D1 (de) | 2002-08-29 |
| JP3000811B2 (ja) | 2000-01-17 |
| EP0608848B1 (en) | 2002-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991012 |