JPH06222108A - 半導体試験装置 - Google Patents

半導体試験装置

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JPH06222108A
JPH06222108A JP5010527A JP1052793A JPH06222108A JP H06222108 A JPH06222108 A JP H06222108A JP 5010527 A JP5010527 A JP 5010527A JP 1052793 A JP1052793 A JP 1052793A JP H06222108 A JPH06222108 A JP H06222108A
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JP
Japan
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current
voltage
output
load circuit
under test
Prior art date
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JP5010527A
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English (en)
Inventor
Yoshihiko Hayashi
林  良彦
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】本発明の目的は、半導体素子の試験を行う負荷
回路において、負荷回路の電流電圧特性の内、最大電流
値、最小電流値、および負荷インピーダンスを制御する
手段を提供すること。 【構成】負荷回路内に電流値を制限する回路および利得
を制御する手段を設け、負荷回路の電圧電流特性を高精
度に制御する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体素子の試験を行う
半導体試験装置に係わり、特に被試験素子の負荷特性を
正確に制御可能な半導体試験装置に関する。
【0002】
【従来の技術】従来の半導体試験装置はプロシーディン
グス インターナショナル テストコンファレンス(1
986年)第161頁から第168頁(Proceedings
International Test Conference(1986)p
p.161〜168)に記載されている。この半導体試
験装置の被試験素子の負荷回路は、図9に示すように電
流バッファ16、ダイオード15a〜15c、定電流源
14a〜14bより構成されている。電流バッファ16
に入力されたしきい値電圧VTよりも被試験素子の出力
電圧が上昇すると定電流源14bにより電流IOHの電
流を被試験素子からとる。一方、電流バッファ16に入
力されたしきい値電圧VTよりも被試験素子の出力電圧
が降下すると定電流源14aにより電流IOLの電流を
被試験素子に流し込み、仕様書で規定された負荷条件を
つくり、半導体の試験を行っている。
【0003】
【発明が解決しようとする課題】上記従来技術は被試験
素子がハイレベルおよびローレベルを出力している状態
では規定の電流を流すことができるが、図10に示した
同回路の電流電圧特性からも分かるようにハイレベルか
らローレベルおよびローレベルからハイレベルに遷移す
る場合の特性はダイオード14a〜14dからなるダイ
オードブリッジの特性となり、仕様書に記載されたTT
Lの特性とは必ずしも一致していなかった。このため、
高速の被試験素子のアクセスタイム等交流特性を正確に
測定できなかった。本発明の目的は前述したような負荷
回路の電圧電流特性において、ハイレベル電流IOH、
ローレベル電流IOLのみならず、ハイレベルとローレ
ベル間の負荷インピーダンスが制御可能な負荷回路を備
えた半導体試験装置を提供することにある。
【0004】
【課題を解決するための手段】上記目的を達成するため
に、本発明の負荷回路は差動増幅器と出力電流の最大値
が制御可能な電圧電流変換増幅器よりなる負荷回路にお
いて、差動増幅器に利得の制御機能を設けるようにした
ものである。
【0005】
【作用】上記負荷回路の差動増幅器の利得を可変するこ
とにより、最大出力電流値間の負荷回路の出力インピー
ダンスを制御可能とする。
【0006】
【実施例】以下に本発明の実施例を図1から図8により
説明する。
【0007】図1は本発明による負荷回路を搭載した半
導体試験装置の一実施例を示すブロック図である。図1
において、半導体試験装置はパターン発生器1、タイミ
ング発生器2、波形フォーマッタ3、デジタルコンパレ
ータ4、ドライバ5、コンパレータ6、負荷回路7、D
A変換器10a〜10d、制御用計算機9、およびこれ
らを接続するバス11より構成されている。負荷回路7
は試験に先立って、制御計算機9により、バス11を介
してDA変換器10a〜10dに各設定値が印加され、
その出力が負荷回路に接続されているため、しきい値電
圧VT、ハイレベル電流IOH、ローレベル電流IO
L、負荷回路7の利得VGAINが設定されている。
【0008】次に、本発明の一実施例の動作を説明す
る。パターン発生器1が作成したテストパターンと、タ
イミング発生器2が作成したタイミング信号は、波形フ
ォーマッタ3に印加され、試験波形が作成される。作成
された試験波形は、ドライバ5により被試験素子8の論
理電圧レベルに変換され、被試験素子8に印加される。
被試験素子8は印加された試験波形の応答として、信号
を出力する。この出力信号をコンパレータ6が受け取り
被試験素子8の論理レベル電圧と比較し、ハイレベルお
よびローレベルの判定を行ない、その結果をデジタルコ
ンパレータ4に出力する。デジタルコンパレータ4はパ
ターン発生器1が作成した良品の被試験素子が出力する
信号の論理値、すなわち期待値と、コンパレータからの
被試験素子8の出力論理値をタイミング発生器2が作成
したタイミング信号のタイミングで比較判定し、良品・
不良品の判定を行う。ここで負荷回路7は、被試験素子
8が信号を出力するとき、タイミング発生器1が作成し
た信号で負荷回路7のアクティブ信号ON−Pが活性化
され、動作状態となる。したがって、被試験素子8の出
力信号の電圧値がしきい値電圧VT以上の場合はハイレ
ベル電流IOH、しきい値電圧VT以下であれば、ロー
レベル電流IOLの電流を被試験素子8に流す。本発明
による負荷回路7は被試験素子8のハイレベル出力電圧
とローレベル出力電圧の間の出力インピーダンスを利得
VGAINによって制御できるので、被試験仕様書によ
り規定されている試験時の負荷条件を正確に満たすこと
が可能となる。
【0009】次に負荷回路7について、図2〜5を用い
て動作を説明する。図2は本発明の一実施例のブロック
図であり、図3、図4、図5は負荷回路7の出力の電圧
電流特性である。本発明による負荷回路7は差動入力の
電圧電流変換増幅器であり、出力がマイナス入力に接続
されるとともに、被試験素子に接続されている。プライ
ス入力はしきい値電圧VTが印加されている。なお、最
大電流を設定するハイレベル電流端子IOHおよびロー
レベル電流端子IOLは電流量に比例した電圧が印加さ
れている。
【0010】まず初めに、アクティブ信号ON−Pがハ
イの状態について図3を用いて説明する。図3は負荷回
路7による被試験素子の出力電圧VDUTと被試験素子
の出力から流れる電流IOの関係を示したものである。
被試験素子の出力電圧VDUTがしきい値電圧VTより
も小さい場合は、ローレベル電流IOLで指示された電
流を被試験素子に流す。一方、被試験素子の出力電圧V
DUTがしきい値電圧より大きい場合は、ハイレベル電
流IOHで示された電流を被試験素子に流すことを負荷
回路7が行う。図3は利得制御端子VGAINにより、
電圧電流変換利得が1に比べて十分大きいため、しきい
値電圧VTにより、ハイレベル電流IOHとローレベル
電流IOLが切り変わっている。図4は利得制御端子V
Tにより、電圧電流利得を調整した特性であり、しきい
値近傍でハイレベル電流とローレベル電流の中間の電流
値が存在する。この部分の傾きは利得制御端子VGAI
Nに印加する電圧値により、変えることができるので、
LSIの負荷条件となるTTLの入力特性に一致させる
ことが可能であり、負荷となるTTLの数および、負荷
となる論理素子に合わせて、負荷特性を変えることがで
きる。図5はアクティブ信号ON−Pがローレベルの状
態の負荷回路の出力特性である。半導体試験装置が試験
信号を被試験素子8に印加する場合は、タイミング発生
器2により作成したタイミング信号のアクティブ信号O
N−Pにより、ハイインピーダンス状態とし、半導体試
験装置のドライバの負荷とならないように動作する。
【0011】次に、図6〜図8を用いて、負荷回路7を
詳細に説明する。図6は負荷回路のブロック図であり、
図7は負荷回路の入力回路12であり、図8は電圧電流
変換器13である。
【0012】負荷回路7は入力回路12a、12b、電
圧電流変換器13よりなる。入力回路12aはしきい値
電圧VTと被試験素子の出力電圧VDUTの差電圧を増
幅し、出力端子OUTU−P/N、OUTL−P/Nを
出力する。出力端子OUTU−P/Nは電圧電流変換器
13の入力端子INU−P/Nに接続されるとともに、
出力端子OUTL−P/NはINL−P/Nに接続され
ている。一方、ハイレベル電流IOHは電圧電流変換器
13の電流制限端子CCNTUに、ローレベル電流IO
Lは電流制限端子CCNTLに接続されている。さら
に、利得制御電圧VGAINは入力回路12aの利得制
御端子VB4に接続されている。そのため、負荷回路7
はしきい値電圧VTと被試験素子の出力電圧VDUTと
の差の電圧を入力回路12aによって、利得制御端子V
B4に印加されている利得制御電圧VGAINの電圧値
にしたがって、電圧増幅し、電圧電流変換器13を駆動
する。電圧電流変換器13は入力回路12aの出力電圧
値に従って、電圧電流変換し、出力端子DUTに流す電
流を制御する。ここで、流す電流量の内、ハイレベル電
流値IOHとローレベル電流値IOLの間の値は、入力
回路12aの出力電圧に比例し、入力電圧の指示する電
流量がハイレベル電流量IOH、又はローレベル電流量
を超える場合は、それぞれハイレベル電流量IOH、ロ
ーレベル電流量IOLに制限される。従って、入力回路
7の被試験素子8が接続されている端子の電流電圧特性
は図4に示すようになり、被試験素子8の出力電圧VD
UTと電流IOが比例関係にある部分の出力インピーダ
ンスは利得制御電圧VGAINによって、制御すること
ができる。次に、電圧電流変換器13の動作について、
図8を用いて詳細に説明する。電圧電流変換回路13は
正の電流源と負の電流源により構成されている。初めに
正の電流源について説明する。正の電流源は電流源とな
るトランジスタQ22と抵抗R17と、トランジスタQ
23,Q24およびQ25,26から成る2組のカレン
トスイッチと、これらに流れる電流量を制御するための
回路より構成されている。電流量制御回路を構成してい
る素子は、OPアンプOP1と、抵抗R14を除いて、
抵抗R13は抵抗R17を、トランジスタQ17はトラ
ンジスタQ23を、トランジスタQ18はトランジスタ
Q25と同一のものである。したがって、抵抗R14に
流れる電流量はトランジスタQ23およびQ25がオン
状態でトランジスタQ25のコレクタ電流と等しくな
る。そのため、抵抗R14の電圧降下をハイレベル電流
の設定端子CCNTUとOPアンプOP1で、誤差増幅
し、トランジスタQ16とQ22を駆動するので、ハイ
レベル電流を正確に制御することができる。負の電流源
は、正の電流源と同一の構成であり、電流の向きが逆で
あるため、トランジスタをPNPからNPNに変え、電
源の極正を反転しているだけであるので、ここで改めて
説明することもなく、正の電流源と制御する電流の向き
が逆である点を除けば、同等の機能を有していることは
自明の理である。
【0013】次に、負荷回路7のハイインピーダンスの
作成方法について説明する。アクティブ信号ON−Pは
入力回路12bの入力端子IN−Pに接続されていて、
他の入力端子IN−Nは電圧減17dに接続され、利得
調整端子VB4は電圧源17aに接続され入力回路12
bに適当な電圧利得を与えている。アクティブ信号ON
−Pと電圧源17dの差の電圧を電圧増幅し、電圧電流
変換器13に出力する。図8に示す電圧電流変換器13
は入力回路12bの出力信号OUTU−P/Nにより、
トランジスタQ25とトランジスタQ26から成るカレ
ントスイッチを駆動するとともに、入力回路12bの出
力信号OUTL−P/Nにより、トランジスタQ29と
トランジスタQ30より成るカレントスイッチを駆動す
る。したがって、アクティブ信号ON−Pがハイレベル
の場合、トランジスタQ25とQ27はオフ状態とな
り、電圧電流変換器13の出力はハイインピーダンス状
態となる。
【0014】なお、本発明による負荷回路の内、抵抗R
14とR15はそこに流れている電流量を検出するた
め、絶対的な精度が必要であるが、その他の抵抗は相互
の比精度があればよく、トランジスタ、FETも同様で
あるので、容易にモノリシックICにすることができ
る。抵抗R14とR15についても、NiCrまたはS
iCr等の抵抗体が、ICプロセスで使用でき、レーザ
・トリミングができれば負荷回路の全てをモノリシック
IC化することができる。さらに、設定用のDA変換器
も近年モノリシックIC化されており、これを含めて1
チップICができることは自明の理である。
【0015】本実施例では負荷回路1回路で説明した
が、実際には被試験素子を試験するために必要十分な回
路数を用意すればよく、負荷回路の数によって本発明の
有効性が制限されることはない。
【0016】
【発明の効果】本発明は以上説明したように構成されて
いるので以下に記載されるような効果を奏す半導体試験
装置を構成する負荷回路に出力インピーダンスを制御す
るための利得調整回路を設けることにより、IC、LS
Iの仕様書に記載されたTTL等の負荷条件に等しい負
荷条件で試験することができるので、正確な試験を行う
ことができる。
【図面の簡単な説明】
【図1】本発明の一実施例を示す半導体試験装置の構成
図である。
【図2】図1の負荷回路のブロック図である。
【図3】負荷回路の電圧電流特性図である。
【図4】負荷回路の電圧電流特性図である。
【図5】負荷回路の電圧電流特性図である。
【図6】負荷回路の詳細ブロック図である。
【図7】負荷回路の差動増幅器の回路図である。
【図8】負荷回路の電圧電流変換器の回路図である。
【図9】従来の負荷回路のブロック図である。
【図10】従来の負荷回路の電圧電流特性図である。
【符号の説明】
1…パターン発生回路、 2…タイミング発生器、 3…波形フォーマッタ、 4…デジタルコンパレータ、 5…ドライバ、 6…コンパレータ、 7…負荷回路、 9…制御用計算機、 10…DA変換器、 11…バス。

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】半導体試験装置において、被試験素子の負
    荷として、しきい値電圧、ハイレベル電流、ローレベル
    電流およびしきい値電圧近傍の出力電圧電流特性を制御
    する各々の手段と、これらの手段の働きを有効にするか
    無効にするかの手段を設けた負荷回路を備えたことを特
    徴とする半導体試験装置。
  2. 【請求項2】負荷回路を入力回路と電圧電流変換器によ
    り構成し、しきい値電圧と被試験素子の出力電圧を入力
    回路により誤差増幅し、電圧電流変換器を駆動して、被
    試験素子に流す電流を制御することを特徴とする請求項
    1記載の半導体試験装置。
  3. 【請求項3】負荷回路の入力回路に外部から利得を調整
    する手段を設けたことを特徴とする請求項1記載の半導
    体試験装置。
JP5010527A 1993-01-26 1993-01-26 半導体試験装置 Pending JPH06222108A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11174128A (ja) * 1997-12-09 1999-07-02 Hitachi Electron Eng Co Ltd 電子デバイスへの負荷電流出力回路およびicテスタ
JPH11174127A (ja) * 1997-12-09 1999-07-02 Hitachi Electron Eng Co Ltd 電子デバイスへの負荷電流出力回路およびicテスタ
CN114337614A (zh) * 2021-12-07 2022-04-12 杭州加速科技有限公司 基于比较器的高精度边沿检测方法及系统
CN115047307A (zh) * 2022-08-17 2022-09-13 浙江杭可仪器有限公司 一种半导体器件老化测试箱

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