JPH06222108A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH06222108A JPH06222108A JP5010527A JP1052793A JPH06222108A JP H06222108 A JPH06222108 A JP H06222108A JP 5010527 A JP5010527 A JP 5010527A JP 1052793 A JP1052793 A JP 1052793A JP H06222108 A JPH06222108 A JP H06222108A
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Abstract
(57)【要約】
【目的】本発明の目的は、半導体素子の試験を行う負荷
回路において、負荷回路の電流電圧特性の内、最大電流
値、最小電流値、および負荷インピーダンスを制御する
手段を提供すること。 【構成】負荷回路内に電流値を制限する回路および利得
を制御する手段を設け、負荷回路の電圧電流特性を高精
度に制御する。
回路において、負荷回路の電流電圧特性の内、最大電流
値、最小電流値、および負荷インピーダンスを制御する
手段を提供すること。 【構成】負荷回路内に電流値を制限する回路および利得
を制御する手段を設け、負荷回路の電圧電流特性を高精
度に制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の試験を行う
半導体試験装置に係わり、特に被試験素子の負荷特性を
正確に制御可能な半導体試験装置に関する。
半導体試験装置に係わり、特に被試験素子の負荷特性を
正確に制御可能な半導体試験装置に関する。
【０００２】
【従来の技術】従来の半導体試験装置はプロシーディン
グス インターナショナル テストコンファレンス（１
９８６年）第１６１頁から第１６８頁（Ｐroceedings
Ｉnternational Ｔest Ｃonference（１９８６）ｐ
ｐ．１６１〜１６８）に記載されている。この半導体試
験装置の被試験素子の負荷回路は、図９に示すように電
流バッファ１６、ダイオード１５ａ〜１５ｃ、定電流源
１４ａ〜１４ｂより構成されている。電流バッファ１６
に入力されたしきい値電圧ＶＴよりも被試験素子の出力
電圧が上昇すると定電流源１４ｂにより電流ＩＯＨの電
流を被試験素子からとる。一方、電流バッファ１６に入
力されたしきい値電圧ＶＴよりも被試験素子の出力電圧
が降下すると定電流源１４ａにより電流ＩＯＬの電流を
被試験素子に流し込み、仕様書で規定された負荷条件を
つくり、半導体の試験を行っている。
グス インターナショナル テストコンファレンス（１
９８６年）第１６１頁から第１６８頁（Ｐroceedings
Ｉnternational Ｔest Ｃonference（１９８６）ｐ
ｐ．１６１〜１６８）に記載されている。この半導体試
験装置の被試験素子の負荷回路は、図９に示すように電
流バッファ１６、ダイオード１５ａ〜１５ｃ、定電流源
１４ａ〜１４ｂより構成されている。電流バッファ１６
に入力されたしきい値電圧ＶＴよりも被試験素子の出力
電圧が上昇すると定電流源１４ｂにより電流ＩＯＨの電
流を被試験素子からとる。一方、電流バッファ１６に入
力されたしきい値電圧ＶＴよりも被試験素子の出力電圧
が降下すると定電流源１４ａにより電流ＩＯＬの電流を
被試験素子に流し込み、仕様書で規定された負荷条件を
つくり、半導体の試験を行っている。
【０００３】
【発明が解決しようとする課題】上記従来技術は被試験
素子がハイレベルおよびローレベルを出力している状態
では規定の電流を流すことができるが、図１０に示した
同回路の電流電圧特性からも分かるようにハイレベルか
らローレベルおよびローレベルからハイレベルに遷移す
る場合の特性はダイオード１４ａ〜１４ｄからなるダイ
オードブリッジの特性となり、仕様書に記載されたＴＴ
Ｌの特性とは必ずしも一致していなかった。このため、
高速の被試験素子のアクセスタイム等交流特性を正確に
測定できなかった。本発明の目的は前述したような負荷
回路の電圧電流特性において、ハイレベル電流ＩＯＨ、
ローレベル電流ＩＯＬのみならず、ハイレベルとローレ
ベル間の負荷インピーダンスが制御可能な負荷回路を備
えた半導体試験装置を提供することにある。
素子がハイレベルおよびローレベルを出力している状態
では規定の電流を流すことができるが、図１０に示した
同回路の電流電圧特性からも分かるようにハイレベルか
らローレベルおよびローレベルからハイレベルに遷移す
る場合の特性はダイオード１４ａ〜１４ｄからなるダイ
オードブリッジの特性となり、仕様書に記載されたＴＴ
Ｌの特性とは必ずしも一致していなかった。このため、
高速の被試験素子のアクセスタイム等交流特性を正確に
測定できなかった。本発明の目的は前述したような負荷
回路の電圧電流特性において、ハイレベル電流ＩＯＨ、
ローレベル電流ＩＯＬのみならず、ハイレベルとローレ
ベル間の負荷インピーダンスが制御可能な負荷回路を備
えた半導体試験装置を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の負荷回路は差動増幅器と出力電流の最大値
が制御可能な電圧電流変換増幅器よりなる負荷回路にお
いて、差動増幅器に利得の制御機能を設けるようにした
ものである。
に、本発明の負荷回路は差動増幅器と出力電流の最大値
が制御可能な電圧電流変換増幅器よりなる負荷回路にお
いて、差動増幅器に利得の制御機能を設けるようにした
ものである。
【０００５】
【作用】上記負荷回路の差動増幅器の利得を可変するこ
とにより、最大出力電流値間の負荷回路の出力インピー
ダンスを制御可能とする。
とにより、最大出力電流値間の負荷回路の出力インピー
ダンスを制御可能とする。
【０００６】
【実施例】以下に本発明の実施例を図１から図８により
説明する。
説明する。
【０００７】図１は本発明による負荷回路を搭載した半
導体試験装置の一実施例を示すブロック図である。図１
において、半導体試験装置はパターン発生器１、タイミ
ング発生器２、波形フォーマッタ３、デジタルコンパレ
ータ４、ドライバ５、コンパレータ６、負荷回路７、Ｄ
Ａ変換器１０ａ〜１０ｄ、制御用計算機９、およびこれ
らを接続するバス１１より構成されている。負荷回路７
は試験に先立って、制御計算機９により、バス１１を介
してＤＡ変換器１０ａ〜１０ｄに各設定値が印加され、
その出力が負荷回路に接続されているため、しきい値電
圧ＶＴ、ハイレベル電流ＩＯＨ、ローレベル電流ＩＯ
Ｌ、負荷回路７の利得ＶＧＡＩＮが設定されている。
導体試験装置の一実施例を示すブロック図である。図１
において、半導体試験装置はパターン発生器１、タイミ
ング発生器２、波形フォーマッタ３、デジタルコンパレ
ータ４、ドライバ５、コンパレータ６、負荷回路７、Ｄ
Ａ変換器１０ａ〜１０ｄ、制御用計算機９、およびこれ
らを接続するバス１１より構成されている。負荷回路７
は試験に先立って、制御計算機９により、バス１１を介
してＤＡ変換器１０ａ〜１０ｄに各設定値が印加され、
その出力が負荷回路に接続されているため、しきい値電
圧ＶＴ、ハイレベル電流ＩＯＨ、ローレベル電流ＩＯ
Ｌ、負荷回路７の利得ＶＧＡＩＮが設定されている。
【０００８】次に、本発明の一実施例の動作を説明す
る。パターン発生器１が作成したテストパターンと、タ
イミング発生器２が作成したタイミング信号は、波形フ
ォーマッタ３に印加され、試験波形が作成される。作成
された試験波形は、ドライバ５により被試験素子８の論
理電圧レベルに変換され、被試験素子８に印加される。
被試験素子８は印加された試験波形の応答として、信号
を出力する。この出力信号をコンパレータ６が受け取り
被試験素子８の論理レベル電圧と比較し、ハイレベルお
よびローレベルの判定を行ない、その結果をデジタルコ
ンパレータ４に出力する。デジタルコンパレータ４はパ
ターン発生器１が作成した良品の被試験素子が出力する
信号の論理値、すなわち期待値と、コンパレータからの
被試験素子８の出力論理値をタイミング発生器２が作成
したタイミング信号のタイミングで比較判定し、良品・
不良品の判定を行う。ここで負荷回路７は、被試験素子
８が信号を出力するとき、タイミング発生器１が作成し
た信号で負荷回路７のアクティブ信号ＯＮ−Ｐが活性化
され、動作状態となる。したがって、被試験素子８の出
力信号の電圧値がしきい値電圧ＶＴ以上の場合はハイレ
ベル電流ＩＯＨ、しきい値電圧ＶＴ以下であれば、ロー
レベル電流ＩＯＬの電流を被試験素子８に流す。本発明
による負荷回路７は被試験素子８のハイレベル出力電圧
とローレベル出力電圧の間の出力インピーダンスを利得
ＶＧＡＩＮによって制御できるので、被試験仕様書によ
り規定されている試験時の負荷条件を正確に満たすこと
が可能となる。
る。パターン発生器１が作成したテストパターンと、タ
イミング発生器２が作成したタイミング信号は、波形フ
ォーマッタ３に印加され、試験波形が作成される。作成
された試験波形は、ドライバ５により被試験素子８の論
理電圧レベルに変換され、被試験素子８に印加される。
被試験素子８は印加された試験波形の応答として、信号
を出力する。この出力信号をコンパレータ６が受け取り
被試験素子８の論理レベル電圧と比較し、ハイレベルお
よびローレベルの判定を行ない、その結果をデジタルコ
ンパレータ４に出力する。デジタルコンパレータ４はパ
ターン発生器１が作成した良品の被試験素子が出力する
信号の論理値、すなわち期待値と、コンパレータからの
被試験素子８の出力論理値をタイミング発生器２が作成
したタイミング信号のタイミングで比較判定し、良品・
不良品の判定を行う。ここで負荷回路７は、被試験素子
８が信号を出力するとき、タイミング発生器１が作成し
た信号で負荷回路７のアクティブ信号ＯＮ−Ｐが活性化
され、動作状態となる。したがって、被試験素子８の出
力信号の電圧値がしきい値電圧ＶＴ以上の場合はハイレ
ベル電流ＩＯＨ、しきい値電圧ＶＴ以下であれば、ロー
レベル電流ＩＯＬの電流を被試験素子８に流す。本発明
による負荷回路７は被試験素子８のハイレベル出力電圧
とローレベル出力電圧の間の出力インピーダンスを利得
ＶＧＡＩＮによって制御できるので、被試験仕様書によ
り規定されている試験時の負荷条件を正確に満たすこと
が可能となる。
【０００９】次に負荷回路７について、図２〜５を用い
て動作を説明する。図２は本発明の一実施例のブロック
図であり、図３、図４、図５は負荷回路７の出力の電圧
電流特性である。本発明による負荷回路７は差動入力の
電圧電流変換増幅器であり、出力がマイナス入力に接続
されるとともに、被試験素子に接続されている。プライ
ス入力はしきい値電圧ＶＴが印加されている。なお、最
大電流を設定するハイレベル電流端子ＩＯＨおよびロー
レベル電流端子ＩＯＬは電流量に比例した電圧が印加さ
れている。
て動作を説明する。図２は本発明の一実施例のブロック
図であり、図３、図４、図５は負荷回路７の出力の電圧
電流特性である。本発明による負荷回路７は差動入力の
電圧電流変換増幅器であり、出力がマイナス入力に接続
されるとともに、被試験素子に接続されている。プライ
ス入力はしきい値電圧ＶＴが印加されている。なお、最
大電流を設定するハイレベル電流端子ＩＯＨおよびロー
レベル電流端子ＩＯＬは電流量に比例した電圧が印加さ
れている。
【００１０】まず初めに、アクティブ信号ＯＮ−Ｐがハ
イの状態について図３を用いて説明する。図３は負荷回
路７による被試験素子の出力電圧ＶＤＵＴと被試験素子
の出力から流れる電流ＩＯの関係を示したものである。
被試験素子の出力電圧ＶＤＵＴがしきい値電圧ＶＴより
も小さい場合は、ローレベル電流ＩＯＬで指示された電
流を被試験素子に流す。一方、被試験素子の出力電圧Ｖ
ＤＵＴがしきい値電圧より大きい場合は、ハイレベル電
流ＩＯＨで示された電流を被試験素子に流すことを負荷
回路７が行う。図３は利得制御端子ＶＧＡＩＮにより、
電圧電流変換利得が１に比べて十分大きいため、しきい
値電圧ＶＴにより、ハイレベル電流ＩＯＨとローレベル
電流ＩＯＬが切り変わっている。図４は利得制御端子Ｖ
Ｔにより、電圧電流利得を調整した特性であり、しきい
値近傍でハイレベル電流とローレベル電流の中間の電流
値が存在する。この部分の傾きは利得制御端子ＶＧＡＩ
Ｎに印加する電圧値により、変えることができるので、
ＬＳＩの負荷条件となるＴＴＬの入力特性に一致させる
ことが可能であり、負荷となるＴＴＬの数および、負荷
となる論理素子に合わせて、負荷特性を変えることがで
きる。図５はアクティブ信号ＯＮ−Ｐがローレベルの状
態の負荷回路の出力特性である。半導体試験装置が試験
信号を被試験素子８に印加する場合は、タイミング発生
器２により作成したタイミング信号のアクティブ信号Ｏ
Ｎ−Ｐにより、ハイインピーダンス状態とし、半導体試
験装置のドライバの負荷とならないように動作する。
イの状態について図３を用いて説明する。図３は負荷回
路７による被試験素子の出力電圧ＶＤＵＴと被試験素子
の出力から流れる電流ＩＯの関係を示したものである。
被試験素子の出力電圧ＶＤＵＴがしきい値電圧ＶＴより
も小さい場合は、ローレベル電流ＩＯＬで指示された電
流を被試験素子に流す。一方、被試験素子の出力電圧Ｖ
ＤＵＴがしきい値電圧より大きい場合は、ハイレベル電
流ＩＯＨで示された電流を被試験素子に流すことを負荷
回路７が行う。図３は利得制御端子ＶＧＡＩＮにより、
電圧電流変換利得が１に比べて十分大きいため、しきい
値電圧ＶＴにより、ハイレベル電流ＩＯＨとローレベル
電流ＩＯＬが切り変わっている。図４は利得制御端子Ｖ
Ｔにより、電圧電流利得を調整した特性であり、しきい
値近傍でハイレベル電流とローレベル電流の中間の電流
値が存在する。この部分の傾きは利得制御端子ＶＧＡＩ
Ｎに印加する電圧値により、変えることができるので、
ＬＳＩの負荷条件となるＴＴＬの入力特性に一致させる
ことが可能であり、負荷となるＴＴＬの数および、負荷
となる論理素子に合わせて、負荷特性を変えることがで
きる。図５はアクティブ信号ＯＮ−Ｐがローレベルの状
態の負荷回路の出力特性である。半導体試験装置が試験
信号を被試験素子８に印加する場合は、タイミング発生
器２により作成したタイミング信号のアクティブ信号Ｏ
Ｎ−Ｐにより、ハイインピーダンス状態とし、半導体試
験装置のドライバの負荷とならないように動作する。
【００１１】次に、図６〜図８を用いて、負荷回路７を
詳細に説明する。図６は負荷回路のブロック図であり、
図７は負荷回路の入力回路１２であり、図８は電圧電流
変換器１３である。
詳細に説明する。図６は負荷回路のブロック図であり、
図７は負荷回路の入力回路１２であり、図８は電圧電流
変換器１３である。
【００１２】負荷回路７は入力回路１２ａ、１２ｂ、電
圧電流変換器１３よりなる。入力回路１２ａはしきい値
電圧ＶＴと被試験素子の出力電圧ＶＤＵＴの差電圧を増
幅し、出力端子ＯＵＴＵ−Ｐ／Ｎ、ＯＵＴＬ−Ｐ／Ｎを
出力する。出力端子ＯＵＴＵ−Ｐ／Ｎは電圧電流変換器
１３の入力端子ＩＮＵ−Ｐ／Ｎに接続されるとともに、
出力端子ＯＵＴＬ−Ｐ／ＮはＩＮＬ−Ｐ／Ｎに接続され
ている。一方、ハイレベル電流ＩＯＨは電圧電流変換器
１３の電流制限端子ＣＣＮＴＵに、ローレベル電流ＩＯ
Ｌは電流制限端子ＣＣＮＴＬに接続されている。さら
に、利得制御電圧ＶＧＡＩＮは入力回路１２ａの利得制
御端子ＶＢ４に接続されている。そのため、負荷回路７
はしきい値電圧ＶＴと被試験素子の出力電圧ＶＤＵＴと
の差の電圧を入力回路１２ａによって、利得制御端子Ｖ
Ｂ４に印加されている利得制御電圧ＶＧＡＩＮの電圧値
にしたがって、電圧増幅し、電圧電流変換器１３を駆動
する。電圧電流変換器１３は入力回路１２ａの出力電圧
値に従って、電圧電流変換し、出力端子ＤＵＴに流す電
流を制御する。ここで、流す電流量の内、ハイレベル電
流値ＩＯＨとローレベル電流値ＩＯＬの間の値は、入力
回路１２ａの出力電圧に比例し、入力電圧の指示する電
流量がハイレベル電流量ＩＯＨ、又はローレベル電流量
を超える場合は、それぞれハイレベル電流量ＩＯＨ、ロ
ーレベル電流量ＩＯＬに制限される。従って、入力回路
７の被試験素子８が接続されている端子の電流電圧特性
は図４に示すようになり、被試験素子８の出力電圧ＶＤ
ＵＴと電流ＩＯが比例関係にある部分の出力インピーダ
ンスは利得制御電圧ＶＧＡＩＮによって、制御すること
ができる。次に、電圧電流変換器１３の動作について、
図８を用いて詳細に説明する。電圧電流変換回路１３は
正の電流源と負の電流源により構成されている。初めに
正の電流源について説明する。正の電流源は電流源とな
るトランジスタＱ２２と抵抗Ｒ１７と、トランジスタＱ
２３，Ｑ２４およびＱ２５，２６から成る２組のカレン
トスイッチと、これらに流れる電流量を制御するための
回路より構成されている。電流量制御回路を構成してい
る素子は、ＯＰアンプＯＰ１と、抵抗Ｒ１４を除いて、
抵抗Ｒ１３は抵抗Ｒ１７を、トランジスタＱ１７はトラ
ンジスタＱ２３を、トランジスタＱ１８はトランジスタ
Ｑ２５と同一のものである。したがって、抵抗Ｒ１４に
流れる電流量はトランジスタＱ２３およびＱ２５がオン
状態でトランジスタＱ２５のコレクタ電流と等しくな
る。そのため、抵抗Ｒ１４の電圧降下をハイレベル電流
の設定端子ＣＣＮＴＵとＯＰアンプＯＰ１で、誤差増幅
し、トランジスタＱ１６とＱ２２を駆動するので、ハイ
レベル電流を正確に制御することができる。負の電流源
は、正の電流源と同一の構成であり、電流の向きが逆で
あるため、トランジスタをＰＮＰからＮＰＮに変え、電
源の極正を反転しているだけであるので、ここで改めて
説明することもなく、正の電流源と制御する電流の向き
が逆である点を除けば、同等の機能を有していることは
自明の理である。
圧電流変換器１３よりなる。入力回路１２ａはしきい値
電圧ＶＴと被試験素子の出力電圧ＶＤＵＴの差電圧を増
幅し、出力端子ＯＵＴＵ−Ｐ／Ｎ、ＯＵＴＬ−Ｐ／Ｎを
出力する。出力端子ＯＵＴＵ−Ｐ／Ｎは電圧電流変換器
１３の入力端子ＩＮＵ−Ｐ／Ｎに接続されるとともに、
出力端子ＯＵＴＬ−Ｐ／ＮはＩＮＬ−Ｐ／Ｎに接続され
ている。一方、ハイレベル電流ＩＯＨは電圧電流変換器
１３の電流制限端子ＣＣＮＴＵに、ローレベル電流ＩＯ
Ｌは電流制限端子ＣＣＮＴＬに接続されている。さら
に、利得制御電圧ＶＧＡＩＮは入力回路１２ａの利得制
御端子ＶＢ４に接続されている。そのため、負荷回路７
はしきい値電圧ＶＴと被試験素子の出力電圧ＶＤＵＴと
の差の電圧を入力回路１２ａによって、利得制御端子Ｖ
Ｂ４に印加されている利得制御電圧ＶＧＡＩＮの電圧値
にしたがって、電圧増幅し、電圧電流変換器１３を駆動
する。電圧電流変換器１３は入力回路１２ａの出力電圧
値に従って、電圧電流変換し、出力端子ＤＵＴに流す電
流を制御する。ここで、流す電流量の内、ハイレベル電
流値ＩＯＨとローレベル電流値ＩＯＬの間の値は、入力
回路１２ａの出力電圧に比例し、入力電圧の指示する電
流量がハイレベル電流量ＩＯＨ、又はローレベル電流量
を超える場合は、それぞれハイレベル電流量ＩＯＨ、ロ
ーレベル電流量ＩＯＬに制限される。従って、入力回路
７の被試験素子８が接続されている端子の電流電圧特性
は図４に示すようになり、被試験素子８の出力電圧ＶＤ
ＵＴと電流ＩＯが比例関係にある部分の出力インピーダ
ンスは利得制御電圧ＶＧＡＩＮによって、制御すること
ができる。次に、電圧電流変換器１３の動作について、
図８を用いて詳細に説明する。電圧電流変換回路１３は
正の電流源と負の電流源により構成されている。初めに
正の電流源について説明する。正の電流源は電流源とな
るトランジスタＱ２２と抵抗Ｒ１７と、トランジスタＱ
２３，Ｑ２４およびＱ２５，２６から成る２組のカレン
トスイッチと、これらに流れる電流量を制御するための
回路より構成されている。電流量制御回路を構成してい
る素子は、ＯＰアンプＯＰ１と、抵抗Ｒ１４を除いて、
抵抗Ｒ１３は抵抗Ｒ１７を、トランジスタＱ１７はトラ
ンジスタＱ２３を、トランジスタＱ１８はトランジスタ
Ｑ２５と同一のものである。したがって、抵抗Ｒ１４に
流れる電流量はトランジスタＱ２３およびＱ２５がオン
状態でトランジスタＱ２５のコレクタ電流と等しくな
る。そのため、抵抗Ｒ１４の電圧降下をハイレベル電流
の設定端子ＣＣＮＴＵとＯＰアンプＯＰ１で、誤差増幅
し、トランジスタＱ１６とＱ２２を駆動するので、ハイ
レベル電流を正確に制御することができる。負の電流源
は、正の電流源と同一の構成であり、電流の向きが逆で
あるため、トランジスタをＰＮＰからＮＰＮに変え、電
源の極正を反転しているだけであるので、ここで改めて
説明することもなく、正の電流源と制御する電流の向き
が逆である点を除けば、同等の機能を有していることは
自明の理である。
【００１３】次に、負荷回路７のハイインピーダンスの
作成方法について説明する。アクティブ信号ＯＮ−Ｐは
入力回路１２ｂの入力端子ＩＮ−Ｐに接続されていて、
他の入力端子ＩＮ−Ｎは電圧減１７ｄに接続され、利得
調整端子ＶＢ４は電圧源１７ａに接続され入力回路１２
ｂに適当な電圧利得を与えている。アクティブ信号ＯＮ
−Ｐと電圧源１７ｄの差の電圧を電圧増幅し、電圧電流
変換器１３に出力する。図８に示す電圧電流変換器１３
は入力回路１２ｂの出力信号ＯＵＴＵ−Ｐ／Ｎにより、
トランジスタＱ２５とトランジスタＱ２６から成るカレ
ントスイッチを駆動するとともに、入力回路１２ｂの出
力信号ＯＵＴＬ−Ｐ／Ｎにより、トランジスタＱ２９と
トランジスタＱ３０より成るカレントスイッチを駆動す
る。したがって、アクティブ信号ＯＮ−Ｐがハイレベル
の場合、トランジスタＱ２５とＱ２７はオフ状態とな
り、電圧電流変換器１３の出力はハイインピーダンス状
態となる。
作成方法について説明する。アクティブ信号ＯＮ−Ｐは
入力回路１２ｂの入力端子ＩＮ−Ｐに接続されていて、
他の入力端子ＩＮ−Ｎは電圧減１７ｄに接続され、利得
調整端子ＶＢ４は電圧源１７ａに接続され入力回路１２
ｂに適当な電圧利得を与えている。アクティブ信号ＯＮ
−Ｐと電圧源１７ｄの差の電圧を電圧増幅し、電圧電流
変換器１３に出力する。図８に示す電圧電流変換器１３
は入力回路１２ｂの出力信号ＯＵＴＵ−Ｐ／Ｎにより、
トランジスタＱ２５とトランジスタＱ２６から成るカレ
ントスイッチを駆動するとともに、入力回路１２ｂの出
力信号ＯＵＴＬ−Ｐ／Ｎにより、トランジスタＱ２９と
トランジスタＱ３０より成るカレントスイッチを駆動す
る。したがって、アクティブ信号ＯＮ−Ｐがハイレベル
の場合、トランジスタＱ２５とＱ２７はオフ状態とな
り、電圧電流変換器１３の出力はハイインピーダンス状
態となる。
【００１４】なお、本発明による負荷回路の内、抵抗Ｒ
１４とＲ１５はそこに流れている電流量を検出するた
め、絶対的な精度が必要であるが、その他の抵抗は相互
の比精度があればよく、トランジスタ、ＦＥＴも同様で
あるので、容易にモノリシックＩＣにすることができ
る。抵抗Ｒ１４とＲ１５についても、ＮｉＣｒまたはＳ
ｉＣｒ等の抵抗体が、ＩＣプロセスで使用でき、レーザ
・トリミングができれば負荷回路の全てをモノリシック
ＩＣ化することができる。さらに、設定用のＤＡ変換器
も近年モノリシックＩＣ化されており、これを含めて１
チップＩＣができることは自明の理である。
１４とＲ１５はそこに流れている電流量を検出するた
め、絶対的な精度が必要であるが、その他の抵抗は相互
の比精度があればよく、トランジスタ、ＦＥＴも同様で
あるので、容易にモノリシックＩＣにすることができ
る。抵抗Ｒ１４とＲ１５についても、ＮｉＣｒまたはＳ
ｉＣｒ等の抵抗体が、ＩＣプロセスで使用でき、レーザ
・トリミングができれば負荷回路の全てをモノリシック
ＩＣ化することができる。さらに、設定用のＤＡ変換器
も近年モノリシックＩＣ化されており、これを含めて１
チップＩＣができることは自明の理である。
【００１５】本実施例では負荷回路１回路で説明した
が、実際には被試験素子を試験するために必要十分な回
路数を用意すればよく、負荷回路の数によって本発明の
有効性が制限されることはない。
が、実際には被試験素子を試験するために必要十分な回
路数を用意すればよく、負荷回路の数によって本発明の
有効性が制限されることはない。
【００１６】
【発明の効果】本発明は以上説明したように構成されて
いるので以下に記載されるような効果を奏す半導体試験
装置を構成する負荷回路に出力インピーダンスを制御す
るための利得調整回路を設けることにより、ＩＣ、ＬＳ
Ｉの仕様書に記載されたＴＴＬ等の負荷条件に等しい負
荷条件で試験することができるので、正確な試験を行う
ことができる。
いるので以下に記載されるような効果を奏す半導体試験
装置を構成する負荷回路に出力インピーダンスを制御す
るための利得調整回路を設けることにより、ＩＣ、ＬＳ
Ｉの仕様書に記載されたＴＴＬ等の負荷条件に等しい負
荷条件で試験することができるので、正確な試験を行う
ことができる。
【図１】本発明の一実施例を示す半導体試験装置の構成
図である。
図である。
【図２】図１の負荷回路のブロック図である。
【図３】負荷回路の電圧電流特性図である。
【図４】負荷回路の電圧電流特性図である。
【図５】負荷回路の電圧電流特性図である。
【図６】負荷回路の詳細ブロック図である。
【図７】負荷回路の差動増幅器の回路図である。
【図８】負荷回路の電圧電流変換器の回路図である。
【図９】従来の負荷回路のブロック図である。
【図１０】従来の負荷回路の電圧電流特性図である。
１…パターン発生回路、 ２…タイミング発生器、 ３…波形フォーマッタ、 ４…デジタルコンパレータ、 ５…ドライバ、 ６…コンパレータ、 ７…負荷回路、 ９…制御用計算機、 １０…ＤＡ変換器、 １１…バス。
Claims (3)
- 【請求項１】半導体試験装置において、被試験素子の負
荷として、しきい値電圧、ハイレベル電流、ローレベル
電流およびしきい値電圧近傍の出力電圧電流特性を制御
する各々の手段と、これらの手段の働きを有効にするか
無効にするかの手段を設けた負荷回路を備えたことを特
徴とする半導体試験装置。 - 【請求項２】負荷回路を入力回路と電圧電流変換器によ
り構成し、しきい値電圧と被試験素子の出力電圧を入力
回路により誤差増幅し、電圧電流変換器を駆動して、被
試験素子に流す電流を制御することを特徴とする請求項
１記載の半導体試験装置。 - 【請求項３】負荷回路の入力回路に外部から利得を調整
する手段を設けたことを特徴とする請求項１記載の半導
体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5010527A JPH06222108A (ja) | 1993-01-26 | 1993-01-26 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5010527A JPH06222108A (ja) | 1993-01-26 | 1993-01-26 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06222108A true JPH06222108A (ja) | 1994-08-12 |
Family
ID=11752728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5010527A Pending JPH06222108A (ja) | 1993-01-26 | 1993-01-26 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06222108A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11174128A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Electron Eng Co Ltd | 電子デバイスへの負荷電流出力回路およびｉｃテスタ |
| JPH11174127A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Electron Eng Co Ltd | 電子デバイスへの負荷電流出力回路およびｉｃテスタ |
| CN114337614A (zh) * | 2021-12-07 | 2022-04-12 | 杭州加速科技有限公司 | 基于比较器的高精度边沿检测方法及系统 |
| CN115047307A (zh) * | 2022-08-17 | 2022-09-13 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
-
1993
- 1993-01-26 JP JP5010527A patent/JPH06222108A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11174128A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Electron Eng Co Ltd | 電子デバイスへの負荷電流出力回路およびｉｃテスタ |
| JPH11174127A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Electron Eng Co Ltd | 電子デバイスへの負荷電流出力回路およびｉｃテスタ |
| CN114337614A (zh) * | 2021-12-07 | 2022-04-12 | 杭州加速科技有限公司 | 基于比较器的高精度边沿检测方法及系统 |
| CN115047307A (zh) * | 2022-08-17 | 2022-09-13 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
| CN115047307B (zh) * | 2022-08-17 | 2022-11-25 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
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