JPH0621999A - シリアル通信装置 - Google Patents

Abstract

(57)【要約】 【目的】 専用のリセット信号線を設けて、リセット信
号を送信することなく、比較的簡単にリセットすること
ができるシリアル通信装置を提供する。 【構成】 親機１の送信装置がデータを送信しない時
に、同期信号線上の同期信号ＳＣＫを受信し、該受信信
号の継続時間が同期信号ＳＣＫの正常周期Ｔ１より長い
場合、子機３のリセット検出回路５は該受信信号をリセ
ット信号として検出して、リセット動作を行っている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルデータを送受
信するシリアル通信装置に関し、更に詳しくは、リセッ
ト信号線を介してリセット信号を送信することなく、受
信装置をリセットし得るシリアル通信装置に関する。

【０００２】

【従来の技術】シリアル通信装置においては、送信装置
と受信装置とがそれぞれ独立に動作するようになってい
るので、送信装置からの通信によって受信装置をハード
的にリセットする機能を持っていない。しかしながら、
受信装置は場合によっては暴走したり、誤動作して異常
な状態になることがあるため、このような場合には受信
装置をリセットさせることが必要である。

【０００３】上述したように、受信装置をリセットさせ
ることが必要な場合には、従来、送信装置と受信装置と
の間に専用のリセット信号線を別途設け、該リセット信
号線を介して送信装置から受信装置にリセット信号を送
信し、これにより受信装置をリセットさせることにな
る。

【０００４】図１０は、同期式のシリアル通信装置にお
いて上述したようなリセットを行うために、親機の送信
装置と子機の受信装置との間に専用のリセット信号線を
設けて、リセット信号ＲＥＳを送信する構成を示す図で
ある。なお、図１０において、ＳＣＫおよびＳＤＴはそ
れぞれ同期信号およびシリアルデータを示している。

【０００５】また、図１１は、非同期式のシリアル通信
装置において上述したようなリセットを行うために、親
機の送信装置と子機の受信装置との間に専用のリセット
信号線を設けて、リセット信号ＲＥＳを送信する構成を
示す図である。なお、図１１において、ＳＤＴはシリア
ルデータを示している。

【０００６】

【発明が解決しようとする課題】上述したように、従来
のシリアル通信装置では、リセットを行うために、専用
のリセット信号線を設けて、リセット信号を送信しなけ
ればならないという問題がある。

【０００７】本発明は、上記に鑑みてなされたもので、
その目的とするところは、専用のリセット信号線を設け
て、リセット信号を送信することなく、比較的簡単にリ
セットすることができるシリアル通信装置を提供するこ
とにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明のシリアル通信装置は、同期信号に同期して
シリアルデータを送受信するシリアル通信装置であっ
て、送信装置がデータを送信しない時に、同期信号が送
信されてくる同期信号線上の信号を受信し、該受信信号
の継続時間が同期信号の正常周期より長い場合、該受信
信号をリセット信号として検出して、リセット動作を行
う受信装置を有することを要旨とする。

【０００９】また、本発明のシリアル通信装置は、同期
信号に同期してシリアルデータを送信するシリアル通信
装置であって、送信装置がデータを送信しない時に、シ
リアルデータが送信されてくるシリアルデータ線上のデ
ータを受信し、該受信データの継続時間が同期信号の正
常周期より長い場合、該受信データをリセット信号とし
て検出して、リセット動作を行う受信装置を有すること
を要旨とする。

【００１０】更に、本発明のシリアル通信装置は、デー
タを送信しない場合に第１の信号レベルにあるデータ線
を介して第１の信号レベルと異なる第２の信号レベルで
構成されるデータをスタートビットおよびストップビッ
トで挟んで非同期に送受信するシリアル通信装置であっ
て、データ線上のデータを受信し、該受信データの第２
の信号レベルの継続時間が前記スタートビットから前記
ストップビットまでの所定の継続時間より長い場合、該
受信データをリセット信号として検出して、リセット動
作を行う受信装置を有することを要旨とする。

【００１１】

【作用】本発明のシリアル通信装置では、送信装置がデ
ータを送信しない時に、同期信号線上の信号を受信し、
該受信信号の継続時間が同期信号の正常周期より長い場
合、リセット信号として検出して、リセット動作を行っ
ている。

【００１２】また、本発明のシリアル通信装置では、送
信装置がデータを送信しない時に、シリアルデータ線上
のデータを受信し、該受信データの継続時間が同期信号
の正常周期より長い場合、リセット信号として検出し
て、リセット動作を行っている。

【００１３】更に、本発明のシリアル通信装置では、受
信データの第２の信号レベルの継続時間がスタートビッ
トからストップビットまでの所定の継続時間より長い場
合、受信データをリセット信号として検出して、リセッ
ト動作を行っている。

【００１４】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。

【００１５】図１は、本発明の一実施例に係わるシリア
ル通信装置の構成図である。同図に示すシリアル通信装
置は、同期信号に同期してシリアルデータを送受信する
同期式シリアル通信装置であって、送信装置を構成する
親機１と受信装置を構成する子機３とを有し、親機１は
同期信号線およびシリアルデータ線をそれぞれ介して同
期信号ＳＣＫおよびシリアルデータＳＤＴを子機３に送
信する。子機３は後述するようにこれらの同期信号ＳＣ
ＫおよびシリアルデータＳＤＴ内に含まれるリセット信
号を検出するリセット検出回路５を有している。

【００１６】親機１は、図２に示すようなタイミングで
同期信号ＳＣＫに同期してシリアルデータＳＤＴを子機
３に送信する。すなわち、非送信時には、同期信号ＳＣ
ＫおよびシリアルデータＳＤＴは共に低レベルとする。
そして、送信を行う時には、まず、データビット０をシ
リアルデータ線に送出した後、同期信号ＳＣＫを高レベ
ルにし、続いて同期信号ＳＣＫを低レベルにする。受信
装置の子機３はこの同期信号ＳＣＫの低レベルへの変化
時にシリアルデータＳＤＴを読み取る。このようなビッ
ト送信動作を送信したいビット数だけ繰り返すことによ
り、所望のデータを送受信する。なお、図２において、
Ｔ１は同期信号ＳＣＫの周期であるが、また１ビットデ
ータの送信にかかる時間でもある。

【００１７】図３は、同期信号ＳＣＫとシリアルデータ
ＳＤＴのレベルと継続時間の組み合わせで構成されるリ
セット信号を示す波形図である。具体的には、シリアル
データＳＤＴが低レベルという条件、すなわち送信装置
である親機１がデータを送信していないという条件にお
いて、同期信号ＳＣＫの高レベル状態が前記周期Ｔ１よ
りも長い時間Ｔ２継続したということによりリセット信
号を表しているものである。すなわち、シリアルデータ
ＳＤＴの送信がない場合に、周期Ｔ１よりも長い継続時
間Ｔ２を有する同期信号ＳＣＫが送信されてきたら、こ
の信号は受信装置を構成する子機３のリセット検出回路
５でリセット信号として検出され、これにより子機３の
受信装置はリセットされる。

【００１８】図４は、図３と同様に、同期信号ＳＣＫと
シリアルデータＳＤＴのレベルと継続時間の組み合せで
構成されるリセット信号の他の例を示す波形図である
が、この場合には、同期信号ＳＣＫが低レベルであると
いう条件、すなわち送信装置である親機１がデータを送
信していないという条件において、シリアルデータＳＤ
Ｔの高レベル状態が前記周期Ｔ１よりも長い時間Ｔ２継
続したということによりリセット信号を表している。す
なわち、同期信号ＳＣＫがない場合に、周期Ｔ１よりも
長い継続時間Ｔ２を有するシリアルデータＳＤＴが送信
されてきたら、このデータは受信装置を構成する子機３
のリセット検出回路５でリセット信号として検出され、
これにより子機３の受信装置はリセットされる。

【００１９】図５は、シリアルデータＳＤＴとして「１
０１１」を送信する場合のタイミング波形を示している
が、同期信号ＳＣＫおよびシリアルデータＳＤＴの両信
号の排他的論理和（ＸＯＲ）が同図（ｃ）に示されてい
る。この排他的論理和信号の継続時間は最大でも同図
（ｃ）に示すように同期信号ＳＣＫの周期Ｔ１に等しい
ものである。

【００２０】そして、上述した図３および図４に示す同
期信号ＳＣＫとシリアルデータＳＤＴのレベルと継続時
間によるリセット信号は、同期信号ＳＣＫとシリアルデ
ータＳＤＴとの排他的論理和に対応する信号であるが、
正常なデータ送信の場合の両信号の排他的論理和は図５
（ｃ）に示すようにその継続時間の最大のものでも同期
信号ＳＣＫの周期Ｔ１に相当する時間であるので、正常
なデータ送信時にはリセット信号が発生することはない
し、またリセット信号を通常のデータ送信と明確に区別
することができるのである。

【００２１】図６は、図３および図４のように送信され
るリセット信号を検出する前記リセット検出回路５の構
成を示す回路図である。このリセット検出回路５は、同
期信号ＳＣＫおよびシリアルデータＳＤＴを排他的論理
和回路７に供給し、該排他的論理和回路７の出力信号を
抵抗９とコンデンサ１１からなる積分回路で構成するタ
イミング回路に供給し、排他的論理和回路７の出力信号
が前記周期Ｔ１よりも長い時間Ｔ２以上の場合に、ヒス
テリシス特性を有する増幅器３からリセット信号ＲＥＳ
が出力されるようになっている。なお、抵抗９には並列
にダイオード１５が接続され、排他的論理和回路７の出
力信号が低レベルになった場合にコンデンサ１１に蓄積
された電荷を迅速に放電させるようにしている。

【００２２】図７は、本発明の他の実施例に係わるシリ
アル通信装置の構成図である。同図に示すシリアル通信
装置は、データを送信しない場合に高レベルにあるデー
タ線を介して負論理の低レベルデータをスタートビット
およびストップビットで挟んで非同期に送受信する非同
期式シリアル通信装置であり、送信装置を構成する親機
２１と受信装置を構成する子機２３とを有し、親機２１
はシリアルデータ線を介して１ビットのスタートビッ
ト、複数のデータビット、１または２ビットのストップ
ビットで１データを構成するシリアルデータＳＤＴを子
機３に送信する。子機３は後述するようにシリアルデー
タＳＤＴで構成されるリセット信号を検出するリセット
検出回路２５を有している。

【００２３】親機２１から送信されるシリアルデータＳ
ＤＴは、図８（ａ）に示すように、高レベル状態にある
シリアルデータ線上に負論理でまず低レベルの１ビット
のスタートビット、複数（図では、８ビット）のデータ
ビット、高レベルの１または２ビット（図では、２ビッ
ト）のストップビットで１データが構成され、この順で
送信される。この１データの周期Ｔ３、すなわち１デー
タを送信するのにかかる時間Ｔ３は、例えば９６００Ｂ
ＰＳで８ビットのデータビット、パリティビットなし、
２ビットのストップビットからなる１データを送信する
場合、約１．１５ｍ秒である。

【００２４】図８（ｂ）は、同図（ａ）で示されるシリ
アルデータＳＤＴで構成されるリセット信号ＲＥＳを示
しているが、同図（ａ）に示す１データの周期Ｔ３より
も長い継続時間Ｔ４以上の低レベルのデータをリセット
信号として使用しているものであり、このようなデータ
が送信されてくると、子機２３のリセット検出回路２５
はこのデータをリセット信号として検出し、これにより
子機２３の受信装置はリセットされるようになってい
る。

【００２５】図９は、図８（ｂ）に示すリセット信号Ｒ
ＥＳを検出するリセット検出回路２５の回路図である。
このリセット回路２５は、シリアルデータＳＤＴを入力
されるヒステリシス特性を有するインバータ２７を有
し、該インバータ２７の反転出力信号は抵抗２９とコン
デンサ３３からなる積分回路で構成されるタイミング回
路に供給され、インバータ２７の出力信号が前記周期Ｔ
３よりも長い時間Ｔ４以上の場合に、ヒステリシス特性
を有する増幅器３５からリセット信号ＲＥＳが出力され
るようになっている。なお、抵抗２９には図６と同様に
並列にダイオード３１が接続され、インバータ２７の出
力信号が低レベルになった場合にコンデンサ３３に蓄積
された電荷を迅速に放電させるようにしている。

【００２６】

【発明の効果】以上説明したように、本発明によれば、
同期式シリアル通信装置において送信装置がデータを送
信しない時に、同期信号線上の信号またはシリアルデー
タ線上のデータを受信し、該受信信号またはデータの継
続時間が同期信号の正常周期より長い場合、リセット信
号として検出して、リセット動作を行ったり、または非
同期式シリアル通信装置において受信データの第２の信
号レベルの継続時間がスタートビットからストップビッ
トまでの所定の継続時間より長い場合、受信データをリ
セット信号として検出して、リセット動作を行っている
ので、従来のように専用のリセット信号線を設けて、リ
セット信号を送信しなくても、同期信号およびシリアル
データのレベルと継続時間またはシリアルデータのレベ
ルと継続時間によってリセット信号が構成され、簡単な
回路構成で経済的にリセット処理を達成することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるシリアル通信装置の
構成図である。

【図２】図１に示すシリアル通信装置の同期信号および
シリアルデータの波形を示すタイミング図である。

【図３】図１に示すシリアル通信装置において同期信号
とシリアルデータのレベルと継続時間の組み合わせで構
成されるリセット信号を示す波形図である。

【図４】図１に示すシリアル通信装置において同期信号
とシリアルデータのレベルと継続時間の組み合わせで構
成されるリセット信号の別の例を示す波形図である。

【図５】図１のシリアル通信装置においてシリアルデー
タとして「１０１１」を送信する場合のタイミング波形
を示す図である。

【図６】図１のシリアル通信装置に使用されているリセ
ット検出回路の構成を示す回路図である。

【図７】本発明の他の実施例に係わるシリアル通信装置
の構成図である。

【図８】図７のシリアル通信装置におけるシリアルデー
タＳＤＴおよびリセット信号ＲＥＳを示す波形図であ
る。

【図９】図７のシリアル通信装置に使用されているリセ
ット検出回路の構成を示す回路図である。

【図１０】リセット処理を達成し得る従来の同期式のシ
リアル通信装置の構成図である。

【図１１】リセット処理を達成し得る従来の非同期式の
シリアル通信装置の構成図である。

【符号の説明】

１，２１ 親機 ３，２３ 子機 ５，２５ リセット検出回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 同期信号に同期してシリアルデータを送
   受信するシリアル通信装置であって、送信装置がデータ
   を送信しない時に、同期信号が送信されてくる同期信号
   線上の信号を受信し、該受信信号の継続時間が同期信号
   の正常周期より長い場合、該受信信号をリセット信号と
   して検出して、リセット動作を行う受信装置を有するこ
   とを特徴とするシリアル通信装置。
2. 【請求項２】 同期信号に同期してシリアルデータを送
   信するシリアル通信装置であって、送信装置がデータを
   送信しない時に、シリアルデータが送信されてくるシリ
   アルデータ線上のデータを受信し、該受信データの継続
   時間が同期信号の正常周期より長い場合、該受信データ
   をリセット信号として検出して、リセット動作を行う受
   信装置を有することを特徴とするシリアル通信装置。
3. 【請求項３】 データを送信しない場合に第１の信号レ
   ベルにあるデータ線を介して第１の信号レベルと異なる
   第２の信号レベルで構成されるデータをスタートビット
   およびストップビットで挟んで非同期に送受信するシリ
   アル通信装置であって、データ線上のデータを受信し、
   該受信データの第２の信号レベルの継続時間が前記スタ
   ートビットから前記ストップビットまでの所定の継続時
   間より長い場合、該受信データをリセット信号として検
   出して、リセット動作を行う受信装置を有することを特
   徴とするシリアル通信装置。