JPH0298250A

JPH0298250A - 通信制御装置

Info

Publication number: JPH0298250A
Application number: JP63251175A
Authority: JP
Inventors: Reiko Ueno; 玲子上野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-10-05
Filing date: 1988-10-05
Publication date: 1990-04-10
Anticipated expiration: 2009-12-14
Also published as: JPH06103885B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、複数の機器を接続し相互に情報の伝達を行う
ことを可能とする通信制御装置の同期制御に関するもの
である。

従来の技術第４図〜第７図を用いて従来の技術について説明する。

第４図は、本発明が適用されるネットワークの一構成例
を示す図、第６図は、本発明に関わる通信制御装置の一
構成例を示す図、第６図は、従来のホームバス制御チャ
ネル上で同期制御による信号波形を示す図、第７図は、
第６図に示す同期処理時の衝突検出点と伝送路上の遅延
の関連を示す図である。ホームバス制御チャネル上の通
信仕様では、同期回復監視時間が存在し、その期間に、
送信すべき電文を保持している通信制御装置は、他の通
信制御装置からの送信開始を検出した場合、その信号に
同期させて送信を開始できる。

第４図に示すようなネットワークにおいて、端末（Ａ：
）４１と端末（Ｂ）４２間の伝送路上の遅延をαとし、
端末（Ｂ）４２が同期回復監視時間に他端末からの信号
を検出して自己のスタートビットを送信するまでに要す
る時間をβとする。第６図において、（６１）は端末〔
ム〕４１の制御チャネルへの出力パルス波形を、（６２
）は端末（Ａ）４１の制御チャネルからの入力パルス波
形を、（６３）は端末（Ｂ）４２の制御チャネルシ。お
ｊ御ア、え２カ寺。央カ”　”　−’−ｔＥ　＠　ｆ　
ｙＢす。端末〔ム〕４１の出力が、同期回復期間中で送
信電文を保持している端末（Ｂ　）４２へ入力されるま
での時間Ｔ１は、パス上遅延のα時間である。端末ＣＢ
）４２では入力を検出後、７２時間（β時間）経過後に
自分も電文を送信開始する。この端末（Ｂ）４２からの
送信が端末〔ム〕４１に届き、衝突が起こるまでにさら
に１３時間（パス上遅延のα時間）が経過する。このた
め、端末〔ム〕４１で、端末ＣＢ）４２との衝突を検出
できるのは、Ｔ４の期間（送信開始〔２α＋β〕時間後
から、（Ｌ／２−（２α＋β）〕時間の間。但し、Ｌは
１ビツト長であシ、ホームパスシステムの場合、パルス
波形はＤＵＴＹ５０％であるため、パルス出力期間はＬ
　／　２となる。）である。一方、端末（Ｂ）４２で、
端末（Ａ）４１との衝突を検出できるのは、送信開始直
後から７６時間（（Ｌ／２−（α＋β）〕時間）の間で
ある。この関係は、Ｔ４＝Ｔ９　、Ｔ５＝Ｔ１０という
ように、以後の全てのビットで同様に出現する。衝突検
出点をＰとして、α、β、Ｐ間の上記関係を式で示すと
次のようになる。

２α＋β≦Ｐ≦Ｌ／２　　　　　　　・・・・・・・・
・・・・・・・■０≦Ｐ≦Ｌ／２−（α＋β）・・・・
・・・・・・・■また、同時に送信を開始した場合は、
相互にα時間の遅延が生じるため、〔α≦Ｐ≦Ｌ／２〕
となるが、これは、上記の式に含まれる。電文の受信に
おいても、上記内容を考慮してビット検出点を設定しな
いと、パス上の電文を正確に受信できない状態が発生す
る。このため、上記■、■から、送信時の衝突検出点、
及び受信時のビット検出点Ｐの範囲として次の式が成立
する。

２α＋β≦Ｐ≦Ｌ／２−（α＋β）　・・・・・・・・
・・・・■他端末からの信号を検出して自己のスタート
ビットを送信するまでに要する時間βは、送受信制御処
理部での処理内容や制御処理部を構成するマイクロコン
ピュータの性能によシ値にばらつきが生じる。ホームパ
スシステムのように、安価な家庭用の製品を対象とする
機器の場合には、高性能。

高価格のものよシは、規格限度内で低価格のものが選択
される。こうしたことから、ホームバスシステムの規格
では、このβの値の最大値として、Ｌ／８を指定してい
る。このことから、Ｐの範囲として次の式が成立する。

２α＋Ｌ／８≦Ｐ≦（３ＸＬ）／８−α・・・・・・・
・■この式におけるＰさαの関係を図示したものが第７
図での斜線部分である。ホームパスの規格では、このＰ
の値としてＬ／４を指定している。Ｐの値ム　　４がヰ／４である場合のパス上の遅延の範囲は、第６図か
ら明らかなようにＬ（ハ）４以下となる。ホームパスシ
ステムの場合Ｌζ１０４μ東であることからα≦６．６
μ気となる。現状では、このパス上遅延の６．５μ東と
いう値は必ずしも十分とは言えず、ホームバスシステム
と同様の通信仕様をホームパスシステムよす高位のスー
パーパスシステムへと適用する場合を考えると、ケーブ
ル長や接続台数の拡大等によシこの遅延の値は増大し、
現在の通信制御装置ではそのままの形での対応はできな
い。

また、Ｐ点の最大は（３Ｘ　Ｌ　）　／　８　＃（Ｌ／
４＋Ｌ／８　）であシ、検出余裕は、約１３μ冠である
。この値は、４ピツトや８ピツトのマイコンでは数ステ
ップ分の処理時間であり、Ｐ点をタイマの割シ込み等で
検出するような場合には、ぎりぎシの性能といえる。こ
のため、通信制御装置の制御処理部とアブリケーシヲン
制御をマイクロコンピュータで安価に構成したい場合に
は、内部処理仕様が複雑となる。

発明が解決しようとする課題本発明は、従来例で示したような、ホームバスシステム
で使用するような安価な通信制御装置に拡張性を持たせ
、内部処理仕様の面でも性能を向上させることを課題と
するものである。

課題を解決するための手段前記した課題を解決するために、情報を送受信する通信
制御装置を備えた端末が複数接続されたシステムにおけ
る通信制御装置の同期制御処理部を、他端末からの同期
キャリア（スタートパルス）検出時に送信する自己同期
キャリア（自己スタートパルス）幅を内部処理時間の分
だけ短くするとともに、自己同期キャリア（自己スター
トパルス）出力前に一定時間伝送路上の同期キャリアを
確認し、定まった形式のキャリアでない場合には、出力
する自己同期キャリア（自己スタートパルス）幅を短く
することなく定まった長さの同期キャリアを送信するよ
うに構成する。

作用本発明は、上記した構成によシ、通信制御装置の同期制
量に余裕を持たせることができ、同様の通信仕様に従う
より大きな規模のシステムへの適用が容易となったり、
内部処理に余裕ができることから、よシ複雑なアプリケ
ーションを必要とする端末への適用も可能となるといっ
た作用を有するものである。

実施例第１図〜第５図とともに本発明による実施例について説
明する。

第１図は、ホームバス制御チャネル上での本発明による
同期制御時の信号波形の一例を示す図、第２図は、第１
図に示す同期処理時の衝突検出点と伝送路上の遅延の関
連を示す図、第３図は、本発明による同期制御時に正常
でない同期キャリアを検出した際の信号波形の一例を示
す図、第４図は、本発明が適用されるネットワークの一
構成例を示す図、第６図は、本発明に関わる通信制御装
置の一構成例を示す図である。従来例の説明でも述べた
が、ホームバス制御チャネル上の通信仕様では、同期回
復監視時間が存在し、その期間に送信すべき電文を保持
している通信制御装置は、他の通信制脚装置からの送信
開始を検出した場合、その信号に同期させて送信を開始
できる。第４図に示すようなネットワークにおいて、端
末〔ム〕４１と端末（Ｂ）４２間の伝送路上の遅延をα
とし、端末（Ｂ　）４２が同期回復監視時間に他端末か
らの信号を検出して自己のスタートビットを送信するま
でに要する時間をβとする。第１図において、（１１）
は端末〔ム〕４１の制御チャネルへの出力パルス波形を
、（１２）は端末〔ム〕４１の制御チャネルからの入力
パルス波形を、（１３）は端末（Ｂ）４２の制御チャネ
ル社のきカバルス波形を、（１４）は端末（Ｂ）４２の
制御チャネ〜Ａの兄カバーへ波形を示す。端末〔ム〕４
、の出力が、同期回復期間中で送信電文を保持している
端末（Ｂ）４２へ入力されるまでには、バス上遅延の１
１時間（α時間）かかる。端末（Ｂ）４２では入力を検
出後、３２時間（β時間）経過後に自分も電文を送信開
始する。この端末（Ｂ）４２からの送信が端末〔ム〕４
１に届き、衝突が起こるまでにさらにｔＳ（α時間）が
経過する。

この時、端末（Ｂ）４２では、競合処理による出力であ
ることを検出し、スタート時のパルスの幅を、単独で送
信する際の幅よシβだけ短いものとして送出する（ｔＳ
）。このため、次のピットからは、端末ＣＢ）４２では
ピットの全範囲で衝突の確認が可能であシ、端末〔ム〕
４１ではピットの開始から２α時間以後、Ｌ　／　２の
時点までで衝突の確認が可能となる。衝突検出点をＰと
して、上記の関係を式で示すと次のようになる。

２α≦Ｐ′≦Ｌ　／　２　　　　　・・・・・・・・・
・・・・・・・・・■′０≦Ｐ′≦Ｌ　／　２　　　　
　・・・・・・・・・・・・・・・・・・■′また、同
時に送信を開始した場合は、相互にα時間の遅延が生じ
るため、〔α≦Ｐ′≦Ｌ／２〕となるが、これは、上記
の式に含まれる。電文の受信においても、上記内容を考
慮してビット検出点を設定しないと、バス上の電文を正
確に受信できない状態が発生する。このため、上記■′
、■′から、送信時の衝突検出点、及び受信時のビット
検出点Ｐ′の範囲として次の式が成立する。

２α≦Ｐ′≦Ｌ／２　　　　・・・・・・・・・・・・
・・・・・・・・・・・・■′この式におけるＰ′とα
の関係を図示したものが第２図で網掛けをした部分であ
る。ホームパスの規格では・このＰの値としてＬ　／　
４を指定している。

Ｐ′の値が４　／　Ｌである場合のパス上の遅延の範囲
は、第２図から明らかなように３１／６４以下となる。

ホームパスシステムの場合１１＃１０４μ気であること
がらα≦１０μ式となる。従来では、このパス上遅延の
値は６．５μ気であった。伝送路として同軸ケーブルを
採用した場合、この遅延の差約ｓ、ｓ　ｐｃｅｃ　（１
０μｓｅｃ　−ｅ、５　ｐｓｅｃ　）は、ケーブル要約
３５０ｍに相当し、通信制御装置を何ら変更することな
くよシ大きなシステムへの適用が可能となり、容易とな
る。また、Ｐ′点の最大は（７ＸＬ　）／１６　ＩＷＩ
（Ｌ／４＋３Ｌ／１６）　　であシ、検出余裕は、約１
９．６μ東である。従来の仕様によれば約１３μ式であ
シ、６．６μ渡余裕ができたことになる。これにより、
制御処理部に、４ビツトや８ビツトのマイコンを用いた
場合でも、余裕が出てくるために、通信制御装置の制御
処理部とアプリケーション制卸をマイクロコンピュータ
で容易に、且つ安価に構成することが可能となる。

また、本発明によれば、同期キャリアの出力幅を故意に
短くしているために、もし、正常な同期キャリアを検出
した場合でない場合には、第３の通信制御装置の受信は
正常に行われなくなってしまう。例えば、第３図に示す
ように、同期キャリアの入力検出後ｔ１＋ｔ２時間の経
過の後に自己同期キャリアを出力する直前に再度同期キ
ャリアを確認し、正常なキャリアが無い場合には、改め
て通常の長さの同期キャリアを出力する。これにより、
検出した同期キャリアが異常であっても、正常な電文の
送信が可能となる。

発明の効果本発明によれば、通信制御装置の同期制御に余裕を持た
せることができ、同様の通信仕様に従うよシ大きな規模
のシステムへの適用が容易となったり、内部処理に余裕
がでることから、よシ複雑なアプリケーションを必要と
する端末への適用も可能となるといった効果を有するも
のである。

【図面の簡単な説明】

第１図は、ホームパス制御チャネル上での本発明による
同期制御時の信号波形の一例を示す図、第２図は、第１
図に示す同期処理時の衝突検出点と伝送路上の遅延の関
連を示す図、第３図は、本発明による同期制御時に正常
でない同期キャリアを検出した際の信号波形の一例を示
す図、第４図は、本発明が適用されるネットワークの一
構成例を示す図、第６図は、本発明に関わる通信制御装
置の一構成例を示す図、第６図は、従来のホームパス制
御チャネル上で同期制御による信号波形を示す図、第７
図は、第５図に示す同期処理時の衝突検出点と伝送路上
の遅延の関連を示す図である。代理人の氏名　弁理士　粟　野　重　孝　ほか１名憾ｑＣつ守第図第図辷

Claims

【特許請求の範囲】

（１）情報を送受信する通信制御装置を備えた端末が複
数接続されたシステムにおいて、電文送信時の同期処理
期間に伝送路上に同期キャリア（スタートパルス）を検
出した際、それに同期させた送信開始が可能な同期制御
処理部を具備し、前記同期制御処理部では、自己同期キ
ャリア（自己スタートパルス）幅を内部処理時間の分だ
け短くして送信することを特徴とする通信制御装置。
（２）同期制御処理部は、送信すべき電文がある場合で
伝送路上に同期キャリア（スタートパルス）を検出した
際、自己同期キャリア（自己スタートパルス）出力前に
一定時間伝送路上の同期キャリアを確認し、定まった形
式のキャリアでない場合には、出力する自己同期キャリ
ア（自己スタートパルス）幅を短くすることなく定まっ
た長さの同期キャリアを送信することを特徴とする特許
請求の範囲第１項記載の通信制御装置。