JPH0621256Y2 - Ｃｍｏｓデバイス - Google Patents
ＣｍｏｓデバイスInfo
- Publication number
- JPH0621256Y2 JPH0621256Y2 JP13425988U JP13425988U JPH0621256Y2 JP H0621256 Y2 JPH0621256 Y2 JP H0621256Y2 JP 13425988 U JP13425988 U JP 13425988U JP 13425988 U JP13425988 U JP 13425988U JP H0621256 Y2 JPH0621256 Y2 JP H0621256Y2
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- JP
- Japan
- Prior art keywords
- wiring line
- line
- logic circuit
- power supply
- substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ この考案は、ＣＭＯＳデバイスに関し、詳しくは、オペ
アンプ等のリニア回路とインバータ、ＡＮＤ回路等のロ
ジック回路とを同一のチップ内に形成したＣＭＯＳデバ
イスにおいて、ロジック回路側の動作ノイズがリニア回
路側に飛び込まないように抑止できるようなＣＭＯＳデ
バイスに関する。
アンプ等のリニア回路とインバータ、ＡＮＤ回路等のロ
ジック回路とを同一のチップ内に形成したＣＭＯＳデバ
イスにおいて、ロジック回路側の動作ノイズがリニア回
路側に飛び込まないように抑止できるようなＣＭＯＳデ
バイスに関する。
［従来の技術］ コンパレータ、オペアンプ等のアナログ回路を有するリ
ニア回路と、インバータ、ＡＮＤ回路等の論理回路を有
するロジック回路とを１チップ内に形成したＣＭＯＳＩ
Ｃにあっては、バックゲートとなるチップのサブストレ
ートに電源配線ライン或いはグランド配線ラインが接続
されるが、この場合、通常、ロジック回路の電源配線ラ
イン又はグランド配線ラインがサブストレートに接続さ
れている。
ニア回路と、インバータ、ＡＮＤ回路等の論理回路を有
するロジック回路とを１チップ内に形成したＣＭＯＳＩ
Ｃにあっては、バックゲートとなるチップのサブストレ
ートに電源配線ライン或いはグランド配線ラインが接続
されるが、この場合、通常、ロジック回路の電源配線ラ
イン又はグランド配線ラインがサブストレートに接続さ
れている。
［解決しようとする課題］ その結果、リニア回路のバックゲートがロジック回路の
電源配線ライン又はグランド配線ラインに接続されるこ
とになり、ロジック回路の高周波の動作信号によりロジ
ック回路の電源配線ライン又はグランド配線ラインを介
してリニア回路のバックゲートの電位が動かされ、リニ
ア回路の出力にノイズが発生する欠点がある。
電源配線ライン又はグランド配線ラインに接続されるこ
とになり、ロジック回路の高周波の動作信号によりロジ
ック回路の電源配線ライン又はグランド配線ラインを介
してリニア回路のバックゲートの電位が動かされ、リニ
ア回路の出力にノイズが発生する欠点がある。
この考案は、このような従来技術の欠点を解消するもの
であって、ロジック回路側の動作ノイズがリニア回路側
に飛び込まないように抑止することができるＣＭＯＳデ
バイスを提供することを目的とする。
であって、ロジック回路側の動作ノイズがリニア回路側
に飛び込まないように抑止することができるＣＭＯＳデ
バイスを提供することを目的とする。
［課題を解決するための手段］ このような目的を達成するためのこの考案のＣＭＯＳデ
バイスの構成は、ロジック回路とリニア回路とを１チッ
プの中に集積したＣＭＯＳデバイスにおいて、ロジック
回路側の電源配線ライン及び定電位配線ラインがチップ
のサブストレートに接続されておらず、ロジック回路の
電源配線ラインとリニア回路の電源配線ラインとが内部
で独立の配線となっていてかつチップの外部で共通に接
続でき、ロジック回路の定電位配線ラインとリニア回路
の定電位配線ラインとが内部で独立の配線となっていて
かつチップの外部でこれらが共通に接続でき、ロジック
回路のトランジスタのバックゲートをチップのサブスト
レートを介して定電位配線ラインに接続するときにはリ
ニア回路の定電位配線ラインがトランジスタが形成され
ている近傍のサブストレートに接続されてバックゲート
が定電位配線ラインに接続され、ロジック回路のトラン
ジスタのバックゲートをチップのサブストレートを介し
て電源配線ラインに接続するときにはリニア回路の電源
配線ラインがトランジスタが形成されている近傍のサブ
ストレートに接続されてバックゲートが電源配線ライン
に接続されるものである。
バイスの構成は、ロジック回路とリニア回路とを１チッ
プの中に集積したＣＭＯＳデバイスにおいて、ロジック
回路側の電源配線ライン及び定電位配線ラインがチップ
のサブストレートに接続されておらず、ロジック回路の
電源配線ラインとリニア回路の電源配線ラインとが内部
で独立の配線となっていてかつチップの外部で共通に接
続でき、ロジック回路の定電位配線ラインとリニア回路
の定電位配線ラインとが内部で独立の配線となっていて
かつチップの外部でこれらが共通に接続でき、ロジック
回路のトランジスタのバックゲートをチップのサブスト
レートを介して定電位配線ラインに接続するときにはリ
ニア回路の定電位配線ラインがトランジスタが形成され
ている近傍のサブストレートに接続されてバックゲート
が定電位配線ラインに接続され、ロジック回路のトラン
ジスタのバックゲートをチップのサブストレートを介し
て電源配線ラインに接続するときにはリニア回路の電源
配線ラインがトランジスタが形成されている近傍のサブ
ストレートに接続されてバックゲートが電源配線ライン
に接続されるものである。
［作用］ このように、ロジック回路側の電源配線ライン及び定電
位配線ライン（例えばグランド配線ライン）をチップの
サブストレートに接続することなく、ロジック回路のト
ランジスタのバックゲートとなるチップのサブストレー
ト部分をロジック回路側の電源配線ライン又は定電位配
線ラインと切り離しておき、サブストレートをアナログ
回路側の電源配線ライン又は定電位配線ラインに配線し
てロジック回路側のトランジスタのサブストレート側の
バックゲートをアナログ回路側に採ることにより、アナ
ログ回路のトランジスタのバックゲートがロジック回路
側の電源配線ライン及び定電位配線ラインと切断される
ことになるので、これらの配線ラインを通してロジッ回
路側の高周波動作ノイズがリニア回路側に入り込むのを
防止することができる。
位配線ライン（例えばグランド配線ライン）をチップの
サブストレートに接続することなく、ロジック回路のト
ランジスタのバックゲートとなるチップのサブストレー
ト部分をロジック回路側の電源配線ライン又は定電位配
線ラインと切り離しておき、サブストレートをアナログ
回路側の電源配線ライン又は定電位配線ラインに配線し
てロジック回路側のトランジスタのサブストレート側の
バックゲートをアナログ回路側に採ることにより、アナ
ログ回路のトランジスタのバックゲートがロジック回路
側の電源配線ライン及び定電位配線ラインと切断される
ことになるので、これらの配線ラインを通してロジッ回
路側の高周波動作ノイズがリニア回路側に入り込むのを
防止することができる。
［実施例］ 以下、この考案の一実施例のついて図面を用いて詳細に
説明する。
説明する。
第１図は、この考案を適用したＣＭＯＳデバイスのＩＣ
内部の回路配置の説明図であり、第２図は、その接続状
態を含めた回路の説明図である。
内部の回路配置の説明図であり、第２図は、その接続状
態を含めた回路の説明図である。
第１図において、１０は、１チップの中にリニア回路と
ロジック回路とがＩＣ化されたＣＭＯＳデバイスであ
り、２は、Ｐ−Ｓｉサブストレート２０に形成されたそ
のロジック回路部、１１は、Ｐ−Ｓｉサブストレート２
０に形成されたそのリニア回路部である。
ロジック回路とがＩＣ化されたＣＭＯＳデバイスであ
り、２は、Ｐ−Ｓｉサブストレート２０に形成されたそ
のロジック回路部、１１は、Ｐ−Ｓｉサブストレート２
０に形成されたそのリニア回路部である。
サブストレート２０に形成されたロジック回路部２に
は、Ｎウエル領域３が形成され、その中に設けられたソ
ース領域４ａと、ドレイン領域４ｂと、これらの間に設
けられたゲート領域とによりＰ型のＭＯＳトランジスタ
４が形成され、Ｎウエル領域３に対応するサブストレー
ト２０には、ソース領域５ａと、ドレイン領域５ｂと、
これらの間に設けられたゲート領域とによりＮ型のＭＯ
Ｓトランジスタ５が形成されている。
は、Ｎウエル領域３が形成され、その中に設けられたソ
ース領域４ａと、ドレイン領域４ｂと、これらの間に設
けられたゲート領域とによりＰ型のＭＯＳトランジスタ
４が形成され、Ｎウエル領域３に対応するサブストレー
ト２０には、ソース領域５ａと、ドレイン領域５ｂと、
これらの間に設けられたゲート領域とによりＮ型のＭＯ
Ｓトランジスタ５が形成されている。
Ｐ型のＭＯＳトランジスタ４のドレイン領域４ｂとＮ型
のＭＯＳトランジスタ５のドレイン領域５ｂとは、Ａｌ
配線７により接続されている。また、これら２つのトラ
ンジスタにまたがってポリシリコン（多結晶−Ｓｉ）の
ゲートライン６が橋渡しされている。そして、Ｐ型のＭ
ＯＳトランジスタ４のソース領域４ａとＮウエル領域３
とは、電源配線のＡｌライン（Ａｌ−ＶDD）８により接
続され、このトランジスタ４のバックゲートが電源配線
ラインであるＡｌライン８に接続されている。また、Ｎ
型のＭＯＳトランジスタ５のソース領域５ａは、グラン
ド配線のＡｌライン（Ａ−ＶSS）９に接続されている。
のＭＯＳトランジスタ５のドレイン領域５ｂとは、Ａｌ
配線７により接続されている。また、これら２つのトラ
ンジスタにまたがってポリシリコン（多結晶−Ｓｉ）の
ゲートライン６が橋渡しされている。そして、Ｐ型のＭ
ＯＳトランジスタ４のソース領域４ａとＮウエル領域３
とは、電源配線のＡｌライン（Ａｌ−ＶDD）８により接
続され、このトランジスタ４のバックゲートが電源配線
ラインであるＡｌライン８に接続されている。また、Ｎ
型のＭＯＳトランジスタ５のソース領域５ａは、グラン
ド配線のＡｌライン（Ａ−ＶSS）９に接続されている。
ここで、電源配線のＡｌライン８は、リニア回路部１１
の電源配線のＡｌライン１６とは独立になっていて、そ
れぞれ同様な形態で形成されたロジック回路部２の他の
Ｐ型トランジスタのＮウエル領域３に形成されたソース
領域４ａ及びＮウエル領域３に接続されている。
の電源配線のＡｌライン１６とは独立になっていて、そ
れぞれ同様な形態で形成されたロジック回路部２の他の
Ｐ型トランジスタのＮウエル領域３に形成されたソース
領域４ａ及びＮウエル領域３に接続されている。
また、グランド配線のＡｌライン９は、リニア回路部１
の電源配線のＡｌライン１７とは独立となっていて、ロ
ジック回路部２の他のＮ型トランジスタのソース領域５
ａに接続されている。したがって、これらは、ロジック
回路部２の各トランジスタの共通の電源配線ライン及び
グランド配線ラインとなっている。なお、ここでのグラ
ンド配線のＡｌライン９は、サブストレート２０には接
続されていない。
の電源配線のＡｌライン１７とは独立となっていて、ロ
ジック回路部２の他のＮ型トランジスタのソース領域５
ａに接続されている。したがって、これらは、ロジック
回路部２の各トランジスタの共通の電源配線ライン及び
グランド配線ラインとなっている。なお、ここでのグラ
ンド配線のＡｌライン９は、サブストレート２０には接
続されていない。
サブストレート２０に形成されているリニア回路部１１
には、同様にＮウエル領域１２が形成され、その中に設
けられたソース領域１３ａと、ドレイン領域１３ｂと、
これらの間に設けられたゲート領域とによりＰ型のＭＯ
Ｓトランジスタ１３が形成され、Ｎウエル領域１２に対
応するサブストレート２０には、ソース領域１４ａと、
ドレイン領域１４ｂと、これらの間に設けられたゲート
領域とによりＮ型のＭＯＳトランジスタ１４が形成され
ている。
には、同様にＮウエル領域１２が形成され、その中に設
けられたソース領域１３ａと、ドレイン領域１３ｂと、
これらの間に設けられたゲート領域とによりＰ型のＭＯ
Ｓトランジスタ１３が形成され、Ｎウエル領域１２に対
応するサブストレート２０には、ソース領域１４ａと、
ドレイン領域１４ｂと、これらの間に設けられたゲート
領域とによりＮ型のＭＯＳトランジスタ１４が形成され
ている。
また、これら２つのトランジスタにまたがってポリシリ
コンのゲートライン１５が橋渡しされている。そして、
Ｐ型のＭＯＳトランジスタ１３のソース領域１３ａとＮ
ウエル領域１２とは、電源配線のＡｌライン（Ａｌ−Ｖ
DDA）１６により接続され、このトランジスタ１３のバ
ックゲートが電源配線ラインであるＡｌライン１６に接
続される。そして、Ｎ型のＭＯＳトランジスタ１４のソ
ース領域１３ａ及びその近傍のサブストレート２０のエ
リア２２は、グランド配線のＡｌライン（Ａｌ−ＶSS
A）１７にともに接続され、このトランジスタのバック
ゲートがグランド配線ラインであるＡｌライン１７に接
続されている。
コンのゲートライン１５が橋渡しされている。そして、
Ｐ型のＭＯＳトランジスタ１３のソース領域１３ａとＮ
ウエル領域１２とは、電源配線のＡｌライン（Ａｌ−Ｖ
DDA）１６により接続され、このトランジスタ１３のバ
ックゲートが電源配線ラインであるＡｌライン１６に接
続される。そして、Ｎ型のＭＯＳトランジスタ１４のソ
ース領域１３ａ及びその近傍のサブストレート２０のエ
リア２２は、グランド配線のＡｌライン（Ａｌ−ＶSS
A）１７にともに接続され、このトランジスタのバック
ゲートがグランド配線ラインであるＡｌライン１７に接
続されている。
ここで、電源配線のＡｌライン１６は、それぞれ同様な
形態で形成されたリニア回路部１１の他のＰ型トランジ
スタのＮウエル領域１２に形成されたソース領域１３ａ
及びＮウエル領域１２に接続され、グランド配線のＡｌ
ライン１７は、リニア回路部１１の他のＮ型トランジス
タのソース領域１４ａ及びその近傍のサブストレート２
０に接続されている。したがって、これらは、リニア回
路部１１の各トランジスタの共通の電源配線ライン及び
グランド配線ラインとなっている。
形態で形成されたリニア回路部１１の他のＰ型トランジ
スタのＮウエル領域１２に形成されたソース領域１３ａ
及びＮウエル領域１２に接続され、グランド配線のＡｌ
ライン１７は、リニア回路部１１の他のＮ型トランジス
タのソース領域１４ａ及びその近傍のサブストレート２
０に接続されている。したがって、これらは、リニア回
路部１１の各トランジスタの共通の電源配線ライン及び
グランド配線ラインとなっている。
このように、ここでのグランド配線のＡｌライン１７
は、サブストレート２０に接続され、Ｎ型トランジスタ
１４のバックゲートをグランド配線ラインに接続すると
ともに、このＡｌライン１７は、前記のロジック回路部
２まで延びていて、ロジック回路部２のＮ型トランジス
タ５のソース領域５ａの近傍のサブストレート２０のエ
リア２１に接続されて、そのトランジスタのバックゲー
トをこのリニア回路部１１のグランド配線ラインに接続
されている。
は、サブストレート２０に接続され、Ｎ型トランジスタ
１４のバックゲートをグランド配線ラインに接続すると
ともに、このＡｌライン１７は、前記のロジック回路部
２まで延びていて、ロジック回路部２のＮ型トランジス
タ５のソース領域５ａの近傍のサブストレート２０のエ
リア２１に接続されて、そのトランジスタのバックゲー
トをこのリニア回路部１１のグランド配線ラインに接続
されている。
このように接続することにより第２図に示すような回路
が得られ、ロジック回路部２及びリニア回路部１１のそ
れぞれの電源配線ラインのＡｌライン８及び１６がチッ
プ外部で接続されて電源２３側の＋側に接続され、ロジ
ック回路部２及びリニア回路部１１のそれぞれのグラン
ド配線ラインのＡｌライン９及び１７がチップ外部で接
続されて共通に接地されて、外部電源２３から電力供給
を受けることができる。
が得られ、ロジック回路部２及びリニア回路部１１のそ
れぞれの電源配線ラインのＡｌライン８及び１６がチッ
プ外部で接続されて電源２３側の＋側に接続され、ロジ
ック回路部２及びリニア回路部１１のそれぞれのグラン
ド配線ラインのＡｌライン９及び１７がチップ外部で接
続されて共通に接地されて、外部電源２３から電力供給
を受けることができる。
このように外部配線でそれぞれのラインが接続されるこ
とにより、内部でのバックゲートへの影響が発生しない
ので、ロジック回路部の高周波動作によるノイズがリニ
ア回路部の各トランジスタのバックゲートを介して悪影
響を与えないで済み、ノイズの飛び込みを抑止すること
ができる。
とにより、内部でのバックゲートへの影響が発生しない
ので、ロジック回路部の高周波動作によるノイズがリニ
ア回路部の各トランジスタのバックゲートを介して悪影
響を与えないで済み、ノイズの飛び込みを抑止すること
ができる。
以上説明してきたが、実施例は、Ｐ型サブストレートに
ＣＭＯＳを形成した例を挙げているが、この発明は、Ｎ
型サブストレートにＣＭＯＳを形成する場合にも適用で
きる。このような場合には、電源配線ラインとグランド
配線ラインの関係は入れ替わることになる。なお、グラ
ンド配線ラインの接続は、接地電位に限定されるもので
はなく、基準電位点を与える定電位点に配線してもよ
い。したがって、この配線ラインは、定電位配線ライン
一般として扱うことができる。
ＣＭＯＳを形成した例を挙げているが、この発明は、Ｎ
型サブストレートにＣＭＯＳを形成する場合にも適用で
きる。このような場合には、電源配線ラインとグランド
配線ラインの関係は入れ替わることになる。なお、グラ
ンド配線ラインの接続は、接地電位に限定されるもので
はなく、基準電位点を与える定電位点に配線してもよ
い。したがって、この配線ラインは、定電位配線ライン
一般として扱うことができる。
［考案の効果］ 以上の説明から理解できるように、この考案にあって
は、ロジック回路側の電源配線ライン及び定電位配線ラ
インをチップのサブストレートに接続することなく、ロ
ジック回路のトランジスタのバックゲートとなるチップ
のサブストレート部分をロジック回路側の電源配線ライ
ン又は定電位配線ラインと切り離しておき、サブストレ
ートをアナログ回路側の電源配線ライン又は定電位配線
ラインに配線してロジック回路側のトランジスタのバッ
クゲートをアナログ回路側に採ることにより、アナログ
回路のトランジスタのバックゲートがロジック回路側の
電源配線ライン又は定電位配線ラインと切断されること
になるので、これらの配線ラインを通してロジッ回路側
の高周波動作ノイズがリニア回路側に入り込むのことが
防止できる。
は、ロジック回路側の電源配線ライン及び定電位配線ラ
インをチップのサブストレートに接続することなく、ロ
ジック回路のトランジスタのバックゲートとなるチップ
のサブストレート部分をロジック回路側の電源配線ライ
ン又は定電位配線ラインと切り離しておき、サブストレ
ートをアナログ回路側の電源配線ライン又は定電位配線
ラインに配線してロジック回路側のトランジスタのバッ
クゲートをアナログ回路側に採ることにより、アナログ
回路のトランジスタのバックゲートがロジック回路側の
電源配線ライン又は定電位配線ラインと切断されること
になるので、これらの配線ラインを通してロジッ回路側
の高周波動作ノイズがリニア回路側に入り込むのことが
防止できる。
第１図は、この考案を適用したＣＭＯＳデバイスのＩＣ
内部の回路配置の説明図であり、第２図は、その接続状
態を含めた回路の説明図である。 １…Ｐ型のサブストレート、２…ロジック回路部、３，
１２…Ｎウエル領域、 ４ａ，５ａ…ソース領域、４ｂ，５ｂ…ドレイン領域、
７…ゲートライン、 ８，１６…電源配線のＡｌライン、 ９，１７…グランド配線のＡｌライン。 １０…ＣＭＯＳのチップ、１１…リニア回路部。
内部の回路配置の説明図であり、第２図は、その接続状
態を含めた回路の説明図である。 １…Ｐ型のサブストレート、２…ロジック回路部、３，
１２…Ｎウエル領域、 ４ａ，５ａ…ソース領域、４ｂ，５ｂ…ドレイン領域、
７…ゲートライン、 ８，１６…電源配線のＡｌライン、 ９，１７…グランド配線のＡｌライン。 １０…ＣＭＯＳのチップ、１１…リニア回路部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948
Claims (1)
- 【請求項１】ロジック回路とリニア回路とを１チップの
中に集積したＣＭＯＳデバイスにおいて、ロジック回路
側の電源配線ライン及び定電位配線ラインがチップのサ
ブストレートに接続されておらず、前記ロジック回路の
電源配線ラインと前記リニア回路の電源配線ラインとが
内部で独立の配線となっていてかつ前記チップの外部で
共通に接続でき、前記ロジック回路の定電位配線ライン
と前記リニア回路の定電位配線ラインとが内部で独立の
配線となっていてかつ前記チップの外部でこれらが共通
に接続でき、前記ロジック回路のトランジスタのバック
ゲートをチップのサブストレートを介して定電位配線ラ
インに接続するときには前記リニア回路の定電位配線ラ
インが前記トランジスタが形成されている近傍のサブス
トレートに接続されてバックゲートが定電位配線ライン
に接続され、前記ロジック回路のトランジスタのバック
ゲートをチップのサブストレートを介して電源配線ライ
ンに接続するときには前記リニア回路の電源配線ライン
が前記トランジスタが形成されている近傍のサブストレ
ートに接続されてバックゲートが電源配線ラインに接続
されることを特徴とするＣＭＯＳデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13425988U JPH0621256Y2 (ja) | 1988-10-14 | 1988-10-14 | Ｃｍｏｓデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13425988U JPH0621256Y2 (ja) | 1988-10-14 | 1988-10-14 | Ｃｍｏｓデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0256461U JPH0256461U (ja) | 1990-04-24 |
| JPH0621256Y2 true JPH0621256Y2 (ja) | 1994-06-01 |
Family
ID=31392856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13425988U Expired - Fee Related JPH0621256Y2 (ja) | 1988-10-14 | 1988-10-14 | Ｃｍｏｓデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621256Y2 (ja) |
-
1988
- 1988-10-14 JP JP13425988U patent/JPH0621256Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0256461U (ja) | 1990-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |