JPH06204400A - 半導体モジュール - Google Patents
半導体モジュールInfo
- Publication number
- JPH06204400A JPH06204400A JP4361113A JP36111392A JPH06204400A JP H06204400 A JPH06204400 A JP H06204400A JP 4361113 A JP4361113 A JP 4361113A JP 36111392 A JP36111392 A JP 36111392A JP H06204400 A JPH06204400 A JP H06204400A
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- JP
- Japan
- Prior art keywords
- semiconductor package
- semiconductor
- body substrate
- module
- package
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- Pending
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 モジュール本体基板上に半導体パッケージを
装着する半導体モジュールにおいて、モジュールの厚み
を減らすとともに、外部からの応力の影響を少なくす
る。 【構成】 モジュール本体基板１に、これに装着する半
導体パッケージ２と同等の開口部１０を設け、この開口
部１０内に半導体パッケージ２を嵌合して装着する。
装着する半導体モジュールにおいて、モジュールの厚み
を減らすとともに、外部からの応力の影響を少なくす
る。 【構成】 モジュール本体基板１に、これに装着する半
導体パッケージ２と同等の開口部１０を設け、この開口
部１０内に半導体パッケージ２を嵌合して装着する。
Description
【０００１】
【産業上の利用分野】この発明は半導体モジュールに関
し、特に半導体パッケージの実装技術に関するものであ
る。
し、特に半導体パッケージの実装技術に関するものであ
る。
【０００２】
【従来の技術】図９及び図１０に従来の半導体モジュー
ルの断面図及び半導体パッケージ周辺の拡大図を示す。
図において、１はモジュール本体基板、２はモジュール
本体基板１に実装される半導体パッケージである。また
２１は半導体パッケージ２の電極リード、１００は電極
リード２１をモジュール本体基板２１に接続固定するた
めの半田である。上記半導体２は基板１に複数個集合し
て実装されるとともに、それぞれ必要に応じて配線され
ており、このようにすることで全体としてより大きな部
品単位として管理，実装，交換することができ、またモ
ジュール化によって個々の部品形状が異なっていてもモ
ジュールとして標準化することができ、さらには取り扱
う部品の種類や点数を削減できる等の利点がある。
ルの断面図及び半導体パッケージ周辺の拡大図を示す。
図において、１はモジュール本体基板、２はモジュール
本体基板１に実装される半導体パッケージである。また
２１は半導体パッケージ２の電極リード、１００は電極
リード２１をモジュール本体基板２１に接続固定するた
めの半田である。上記半導体２は基板１に複数個集合し
て実装されるとともに、それぞれ必要に応じて配線され
ており、このようにすることで全体としてより大きな部
品単位として管理，実装，交換することができ、またモ
ジュール化によって個々の部品形状が異なっていてもモ
ジュールとして標準化することができ、さらには取り扱
う部品の種類や点数を削減できる等の利点がある。
【０００３】なお従来は、モジュール本体基板１に半導
体パッケージ２を載せて実装がされていたので、前記半
導体２はむき出しの状態となっている。
体パッケージ２を載せて実装がされていたので、前記半
導体２はむき出しの状態となっている。
【０００４】
【発明が解決しようとする課題】従来の半導体モジュー
ルは以上のように構成されているので、モジュールとし
ての厚さは本体基板に半導体パッケージの厚みを加えた
ものとなり、装置の小型化に不向きであるという問題
や、また半導体パッケージが本体基板面より突出してい
ることから半導体パッケージに外部からの応力が加わり
やすく、そのために最悪の場合には半導体パッケージが
破損する等の問題点があった。
ルは以上のように構成されているので、モジュールとし
ての厚さは本体基板に半導体パッケージの厚みを加えた
ものとなり、装置の小型化に不向きであるという問題
や、また半導体パッケージが本体基板面より突出してい
ることから半導体パッケージに外部からの応力が加わり
やすく、そのために最悪の場合には半導体パッケージが
破損する等の問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、モジュール自体の厚みを低減で
き、またモジュール本体基板に実装されている半導体パ
ッケージに加わる外部応力を低減できる半導体モジュー
ルを得ることを目的とする。
ためになされたもので、モジュール自体の厚みを低減で
き、またモジュール本体基板に実装されている半導体パ
ッケージに加わる外部応力を低減できる半導体モジュー
ルを得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体モ
ジュールは、モジュール本体基板に開口部を設け、該開
口部内に半導体パッケージを嵌合して装着するようにし
たものである。
ジュールは、モジュール本体基板に開口部を設け、該開
口部内に半導体パッケージを嵌合して装着するようにし
たものである。
【０００７】また、上記開口部内に嵌合された半導体パ
ッケージ表面を覆う保護板を設けたものである。また、
モジュール本体基板に凹部を設け、該凹部内に半導体パ
ッケージを組み込むようにしたものである。
ッケージ表面を覆う保護板を設けたものである。また、
モジュール本体基板に凹部を設け、該凹部内に半導体パ
ッケージを組み込むようにしたものである。
【０００８】
【作用】この発明においては、半導体パッケージをモジ
ュール本体基板に形成された開口部に嵌合して装着する
ようにしたから、モジュール自体の厚さが減り、さらに
半導体パッケージがモジュール本体基板に組み込まれて
いるため、外部から印加される応力が低減される。
ュール本体基板に形成された開口部に嵌合して装着する
ようにしたから、モジュール自体の厚さが減り、さらに
半導体パッケージがモジュール本体基板に組み込まれて
いるため、外部から印加される応力が低減される。
【０００９】また、半導体パッケージ表面を覆う保護板
を設けることにより、半導体に外部から力が加わること
がさらに少なくなる。さらには、半導体パッケージをモ
ジュール本体基板に形成された凹部内に嵌合して装着す
るようにしたから、モジュール自体の厚さが減り、さら
にパッケージの片側面が本体基板により覆われているた
め、外部から印加される応力が低減される。
を設けることにより、半導体に外部から力が加わること
がさらに少なくなる。さらには、半導体パッケージをモ
ジュール本体基板に形成された凹部内に嵌合して装着す
るようにしたから、モジュール自体の厚さが減り、さら
にパッケージの片側面が本体基板により覆われているた
め、外部から印加される応力が低減される。
【００１０】
【実施例】実施例１．以下、この発明の第１の実施例に
よる半導体モジュールを図について説明する。図１(a)
は実装前の半導体パッケージとモジュール本体基板の外
観を示す図であり、２は半導体パッケージであり、図２
に示すように、その両側面には複数の電極リード２１が
形成されたＳＯＰ(Small Outline Package) タイプのＳ
ＲＡＭ，ＲＯＭ，ＤＲＡＭである。また本体基板１には
半導体パッケージ２を嵌合するために、該半導体パッケ
ージ２のサイズと同等かそれ以上の大きさの開口部１０
が形成され、さらに上記半導体パッケージ２の電極リー
ド２１と当接する面には段差部１１が形成されている。
よる半導体モジュールを図について説明する。図１(a)
は実装前の半導体パッケージとモジュール本体基板の外
観を示す図であり、２は半導体パッケージであり、図２
に示すように、その両側面には複数の電極リード２１が
形成されたＳＯＰ(Small Outline Package) タイプのＳ
ＲＡＭ，ＲＯＭ，ＤＲＡＭである。また本体基板１には
半導体パッケージ２を嵌合するために、該半導体パッケ
ージ２のサイズと同等かそれ以上の大きさの開口部１０
が形成され、さらに上記半導体パッケージ２の電極リー
ド２１と当接する面には段差部１１が形成されている。
【００１１】次に実装方法について説明する。図１(b)
に示すように、本体基板１の開口部１０に半導体パッケ
ージ２を嵌合することで電極リード２１と段差部１１と
が当接してパッケージ２は保持される。そして図３に示
すように、電極リード２１は、上記パッケージ２の段差
部１１に形成されたリード接続端子４と接触した状態で
半田１００によって固定される。
に示すように、本体基板１の開口部１０に半導体パッケ
ージ２を嵌合することで電極リード２１と段差部１１と
が当接してパッケージ２は保持される。そして図３に示
すように、電極リード２１は、上記パッケージ２の段差
部１１に形成されたリード接続端子４と接触した状態で
半田１００によって固定される。
【００１２】また、上記リード接続端子４は図４に示す
ように、本体基板１に埋設された基板内配線５と接続さ
れ、該配線５の他端はスルーホール６を介して、本体基
板１表面に形成された外部接続端子７と接続されてい
る。これによりパッケージ２と外部との信号のやりとり
が行われる構成となっている。
ように、本体基板１に埋設された基板内配線５と接続さ
れ、該配線５の他端はスルーホール６を介して、本体基
板１表面に形成された外部接続端子７と接続されてい
る。これによりパッケージ２と外部との信号のやりとり
が行われる構成となっている。
【００１３】このように本実施例によれば、モジュール
本体基板１に開口部１０を設け、該開口部１０内に半導
体パッケージ２を嵌合するようにしたから、モジュール
自体の厚みは本体基板１の厚みと、本体基板１表面から
突出したパッケージ２の厚みとを加えた厚みとなり、本
体基板１の開口部１１内にパッケージ２が完全に埋設さ
れる場合には、モジュール自体の厚みは本体基板１の厚
みとなる。
本体基板１に開口部１０を設け、該開口部１０内に半導
体パッケージ２を嵌合するようにしたから、モジュール
自体の厚みは本体基板１の厚みと、本体基板１表面から
突出したパッケージ２の厚みとを加えた厚みとなり、本
体基板１の開口部１１内にパッケージ２が完全に埋設さ
れる場合には、モジュール自体の厚みは本体基板１の厚
みとなる。
【００１４】また、半導体パッケージ２を、その表面が
本体基板１の表面と面一となるように配置した場合に
は、モジュールを平らな面に当接させてもパッケージ２
に応力が印加されることがなく、外的応力による半導体
装置パッケージの破壊等を防ぐことができる。
本体基板１の表面と面一となるように配置した場合に
は、モジュールを平らな面に当接させてもパッケージ２
に応力が印加されることがなく、外的応力による半導体
装置パッケージの破壊等を防ぐことができる。
【００１５】実施例２．次に本発明の第２の実施例によ
る半導体モジュールを図５に基づいて説明する。図にお
いて、８は上記第１の実施例のような構成を有する半導
体モジュールの本体基板１の片側面を覆う保護板であ
る。また図６は、上記本体基板１の段差部近傍の拡大図
であり、上記実施例と同様に、パッケージ２の電極リー
ド２１は半田１００によって段差部１１のリード接続端
子に固定されている。
る半導体モジュールを図５に基づいて説明する。図にお
いて、８は上記第１の実施例のような構成を有する半導
体モジュールの本体基板１の片側面を覆う保護板であ
る。また図６は、上記本体基板１の段差部近傍の拡大図
であり、上記実施例と同様に、パッケージ２の電極リー
ド２１は半田１００によって段差部１１のリード接続端
子に固定されている。
【００１６】このように開口部１０内に嵌合された半導
体パッケージ２を保護板８で覆うことにより、半導体パ
ッケージ２に加わる応力の影響を低減することができ
る。なお、図５では、本体基板１表面側に保護板８を設
けるようにしたが、これは本体基板１裏面側に設けても
同様の効果を得ることができ、さらに本体基板１の両面
に設けることにより半導体パッケージ２に加わる応力の
影響を一層低減することができる。
体パッケージ２を保護板８で覆うことにより、半導体パ
ッケージ２に加わる応力の影響を低減することができ
る。なお、図５では、本体基板１表面側に保護板８を設
けるようにしたが、これは本体基板１裏面側に設けても
同様の効果を得ることができ、さらに本体基板１の両面
に設けることにより半導体パッケージ２に加わる応力の
影響を一層低減することができる。
【００１７】実施例３．次に本発明の第３の実施例によ
る半導体モジュールについて図７に基づいて説明する。
上記各実施例では、本体基板に開口部を設けて本体基板
に半導体パッケージを嵌合するようにしたが、この実施
例では図７に示すように、本体基板１に凹部１２を形成
し、該凹部１２内に半導体パッケージ２を実装するよう
にしたものである。
る半導体モジュールについて図７に基づいて説明する。
上記各実施例では、本体基板に開口部を設けて本体基板
に半導体パッケージを嵌合するようにしたが、この実施
例では図７に示すように、本体基板１に凹部１２を形成
し、該凹部１２内に半導体パッケージ２を実装するよう
にしたものである。
【００１８】このようにすることにより、モジュール自
体の厚みを低減することができるとともに、半導体パッ
ケージ２の片側に残された本体基板１によってパッケー
ジ２に加わる外的応力を低減することができる。
体の厚みを低減することができるとともに、半導体パッ
ケージ２の片側に残された本体基板１によってパッケー
ジ２に加わる外的応力を低減することができる。
【００１９】なお上記各実施例では、ガルウイング形状
の電極リード２１を有するＳＯＰタイプの半導体パッケ
ージを実装する場合について説明したが、図８に示すよ
うに、平坦な電極リードを有するＴＳＯＰ(Thin type S
mall Outline Package) 等を実装する場合であっても同
様の効果を得ることができる。
の電極リード２１を有するＳＯＰタイプの半導体パッケ
ージを実装する場合について説明したが、図８に示すよ
うに、平坦な電極リードを有するＴＳＯＰ(Thin type S
mall Outline Package) 等を実装する場合であっても同
様の効果を得ることができる。
【００２０】
【発明の効果】以上のように、この発明に係る半導体モ
ジュールによれば、半導体パッケージをモジュール本体
基板に形成された開口部に嵌合して装着するようにした
ので、モジュール自体の厚さが低減され、さらに半導体
パッケージが本体基板に組み込まれているため、外部か
ら印加される応力が低減される効果がある。
ジュールによれば、半導体パッケージをモジュール本体
基板に形成された開口部に嵌合して装着するようにした
ので、モジュール自体の厚さが低減され、さらに半導体
パッケージが本体基板に組み込まれているため、外部か
ら印加される応力が低減される効果がある。
【００２１】また、半導体パッケージ表面を覆う保護板
を設けたので、半導体に外部から力が加わることがさら
に少なくなる効果がある。さらには、半導体パッケージ
を本体基板に形成された凹部内に嵌合して装着するよう
にしたので、モジュール自体の厚さが減り、かつパッケ
ージの片側面が本体基板により覆われているため、外部
から印加される応力が低減される効果が得られる。
を設けたので、半導体に外部から力が加わることがさら
に少なくなる効果がある。さらには、半導体パッケージ
を本体基板に形成された凹部内に嵌合して装着するよう
にしたので、モジュール自体の厚さが減り、かつパッケ
ージの片側面が本体基板により覆われているため、外部
から印加される応力が低減される効果が得られる。
【図１】この発明の第１の実施例による半導体モジュー
ルを示す外観及び断面図である。
ルを示す外観及び断面図である。
【図２】上記実施例に用いられるＳＯＰタイプの半導体
パッケージを示す外観図である。
パッケージを示す外観図である。
【図３】上記半導体パッケージのモジュール本体基板と
の接続状態を示す部分断面図である。
の接続状態を示す部分断面図である。
【図４】上記半導体モジュールの本体基板のリード接続
端子と外部接続端子との接続状態を示す図である。
端子と外部接続端子との接続状態を示す図である。
【図５】この発明の第２の実施例による半導体モジュー
ルを示す外観及び断面図である。
ルを示す外観及び断面図である。
【図６】上記半導体パッケージの本体基板との接続状態
を示す部分断面図である。
を示す部分断面図である。
【図７】この発明の第３の実施例による半導体モジュー
ルを示す断面図である。
ルを示す断面図である。
【図８】ＳＯＰタイプの半導体パッケージを示す外観図
である。
である。
【図９】従来の半導体モジュールを示す断面図である。
【図１０】従来の半導体モジュールの半導体パッケージ
と本体基板との接続を示す部分断面図である。
と本体基板との接続を示す部分断面図である。
１ モジュール本体基板 ２ 半導体パッケージ ３ 半導体保護用基板 ４ リード接続端子 ５ 基板内配線 ６ スルーホール ７ 外部接続端子 ８ 保護板 １０ 開口部 １１ 段差部 １２ 凹部 ２１ 電極リード １００ 半田
Claims (4)
- 【請求項１】 モジュール本体基板上に複数の半導体パ
ッケージを装着してなる半導体モジュールにおいて、 上記本体基板は、これに装着される半導体パッケージと
同等かそれ以上の大きさの開口部を有し、 上記半導体パッケージは、上記開口部内に嵌合されて装
着されていることを特徴とする半導体モジュール。 - 【請求項２】 請求項１記載の半導体モジュールにおい
て、 上記本体基板の片面または両面に、上記開口部内に嵌合
された半導体パッケージ表面を覆う保護板を設けたこと
を特徴とする半導体モジュール。 - 【請求項３】 モジュール本体基板上に複数の半導体パ
ッケージを装着してなる半導体モジュールにおいて、 上記本体基板は、これに装着される半導体パッケージと
同等かそれ以上の大きさの凹部を有し、 上記半導体パッケージは、上記凹部に嵌合されて装着さ
れていることを特徴とする半導体モジュール。 - 【請求項４】 請求項１又は３記載の半導体モジュール
において、 上記開口部または凹部周縁には、上記半導体パッケージ
の電極リードと当接して半導体パッケージを保持する段
差部が形成されていることを特徴とする半導体モジュー
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4361113A JPH06204400A (ja) | 1992-12-28 | 1992-12-28 | 半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4361113A JPH06204400A (ja) | 1992-12-28 | 1992-12-28 | 半導体モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204400A true JPH06204400A (ja) | 1994-07-22 |
Family
ID=18472257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4361113A Pending JPH06204400A (ja) | 1992-12-28 | 1992-12-28 | 半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19648728A1 (de) * | 1996-03-29 | 1997-10-02 | Mitsubishi Electric Corp | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
| WO2013171946A1 (ja) * | 2012-05-15 | 2013-11-21 | パナソニック株式会社 | 半導体装置の製造方法および半導体装置 |
-
1992
- 1992-12-28 JP JP4361113A patent/JPH06204400A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19648728A1 (de) * | 1996-03-29 | 1997-10-02 | Mitsubishi Electric Corp | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
| DE19648728C2 (de) * | 1996-03-29 | 1999-03-25 | Mitsubishi Electric Corp | Halbleiteranordnung, Stapel aus Halbleiteranordnungen, und Verfahren zu ihrer bzw. seiner Herstellung |
| WO2013171946A1 (ja) * | 2012-05-15 | 2013-11-21 | パナソニック株式会社 | 半導体装置の製造方法および半導体装置 |
| CN104303299A (zh) * | 2012-05-15 | 2015-01-21 | 松下知识产权经营株式会社 | 半导体装置的制造方法及半导体装置 |
| EP2851951A4 (en) * | 2012-05-15 | 2015-09-09 | Panasonic Ip Man Co Ltd | METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT AND SEMICONDUCTOR COMPONENT |
| JPWO2013171946A1 (ja) * | 2012-05-15 | 2016-01-07 | パナソニックＩｐマネジメント株式会社 | 半導体装置の製造方法および半導体装置 |
| US9437508B2 (en) | 2012-05-15 | 2016-09-06 | Panasonic Intellectual Property Management Co., Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| CN104303299B (zh) * | 2012-05-15 | 2017-05-10 | 松下知识产权经营株式会社 | 半导体装置的制造方法及半导体装置 |
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