JPH06203569A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH06203569A JPH06203569A JP4336884A JP33688492A JPH06203569A JP H06203569 A JPH06203569 A JP H06203569A JP 4336884 A JP4336884 A JP 4336884A JP 33688492 A JP33688492 A JP 33688492A JP H06203569 A JPH06203569 A JP H06203569A
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Abstract
(57)【要約】
【目的】 ＣＭＬ型のバイポーラトランジスタによるメ
モリ回路において、トランジスタのリーク電流に起因す
るデータ書込み動作，データ保持動作等の誤動作を防止
する。 【構成】 メモリ回路を構成する各トランジスタを、２
つの直列接続したトランジスタ１〜１２で構成し、ベー
スを互いに共通接続する。直列接続トランジスタの１つ
にリーク電流が流れようとしても、他方のトランジスタ
により阻止されて、誤動作が防止される。
モリ回路において、トランジスタのリーク電流に起因す
るデータ書込み動作，データ保持動作等の誤動作を防止
する。 【構成】 メモリ回路を構成する各トランジスタを、２
つの直列接続したトランジスタ１〜１２で構成し、ベー
スを互いに共通接続する。直列接続トランジスタの１つ
にリーク電流が流れようとしても、他方のトランジスタ
により阻止されて、誤動作が防止される。
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特に
バイポーラトランジスタ素子からなり電流切替え型（Ｃ
ＭＬ）の電位情報保持用のメモリ回路に関するものであ
る。
バイポーラトランジスタ素子からなり電流切替え型（Ｃ
ＭＬ）の電位情報保持用のメモリ回路に関するものであ
る。
【０００２】
【従来の技術】この種の従来のメモリ回路の構成を図４
に示す。図４において、メモリ回路は、データを書込み
保持する記憶部１００と、この記憶部１００のデータ書
込み及び保持動作を制御する制御部２００と、これ等記
憶部１００及び制御部２００との動作電流を供給する定
電流部３００とからなる。これ等各部が電源Ｖ１とＶ２
との間に設けられている。
に示す。図４において、メモリ回路は、データを書込み
保持する記憶部１００と、この記憶部１００のデータ書
込み及び保持動作を制御する制御部２００と、これ等記
憶部１００及び制御部２００との動作電流を供給する定
電流部３００とからなる。これ等各部が電源Ｖ１とＶ２
との間に設けられている。
【０００３】記憶部１００は一対のデータ書込み用差動
入力ＩＮ１，ＩＮ２を有し、これ等一対の入力ＩＮ１，
ＩＮ２は、互いにエミッタが共通接続された一対のデー
タ書込み用トランジスタ１，２のベース入力となり、こ
の一対のトランジスタ１，２は差動入力ＩＮ１，ＩＮ２
のデータレベルに応じて択一的にオンオフとなり、ＣＭ
Ｌ（カレントモードロジック）動作をなす。
入力ＩＮ１，ＩＮ２を有し、これ等一対の入力ＩＮ１，
ＩＮ２は、互いにエミッタが共通接続された一対のデー
タ書込み用トランジスタ１，２のベース入力となり、こ
の一対のトランジスタ１，２は差動入力ＩＮ１，ＩＮ２
のデータレベルに応じて択一的にオンオフとなり、ＣＭ
Ｌ（カレントモードロジック）動作をなす。
【０００４】両トランジスタ１，２のコレクタと電源Ｖ
１との間には電流制限用のコレクタ負荷抵抗１３，１４
が夫々接続されており、この抵抗１３，１４による電圧
降下の有無（トランジスタ１，２のコレクタ電圧）が一
対のデータ書込み用入力ＩＮ１，ＩＮ２のレベルに応じ
て決定される。
１との間には電流制限用のコレクタ負荷抵抗１３，１４
が夫々接続されており、この抵抗１３，１４による電圧
降下の有無（トランジスタ１，２のコレクタ電圧）が一
対のデータ書込み用入力ＩＮ１，ＩＮ２のレベルに応じ
て決定される。
【０００５】このトランジスタ１，２のコレクタ電圧の
状態を保持するために、一対のデータ保持用トランジス
タ３，４が設けられており、トランジスタ３のベースに
はトランジスタ２のコレクタ電位が、トランジスタ４の
ベースにはトランジスタ１のコレクタ電位が夫々印加さ
れ、トランジスタ３のコレクタはトランジスタ１のコレ
クタに、トランジスタ４のコレクタはトランジスタ２の
コレクタに夫々接続されている。両トランジスタ３，４
のエミッタは互いに共通接続されている。
状態を保持するために、一対のデータ保持用トランジス
タ３，４が設けられており、トランジスタ３のベースに
はトランジスタ２のコレクタ電位が、トランジスタ４の
ベースにはトランジスタ１のコレクタ電位が夫々印加さ
れ、トランジスタ３のコレクタはトランジスタ１のコレ
クタに、トランジスタ４のコレクタはトランジスタ２の
コレクタに夫々接続されている。両トランジスタ３，４
のエミッタは互いに共通接続されている。
【０００６】制御部２００はこれまたＣＭＬ構成であ
り、一対の制御用差動入力ＩＮ３，ＩＮ４を夫々ベース
入力とする一対の電流切替え用トランジスタ５，６が設
けられており、これ等トランジスタ５，６の各コレクタ
は、トランジスタ１，２のエミッタ共通接続点及びトラ
ンジスタ３，４のエミッタ共通接続点へ夫々接続されて
いる。両トランジスタ５，６の共通エミッタには定電流
部３００が接続され、トランジスタ５，６のオンオフに
応じて上記両エミッタ共通接続点に対して択一的に電流
を供給する。
り、一対の制御用差動入力ＩＮ３，ＩＮ４を夫々ベース
入力とする一対の電流切替え用トランジスタ５，６が設
けられており、これ等トランジスタ５，６の各コレクタ
は、トランジスタ１，２のエミッタ共通接続点及びトラ
ンジスタ３，４のエミッタ共通接続点へ夫々接続されて
いる。両トランジスタ５，６の共通エミッタには定電流
部３００が接続され、トランジスタ５，６のオンオフに
応じて上記両エミッタ共通接続点に対して択一的に電流
を供給する。
【０００７】かかる構成において、先ずデータ書込み動
作について説明する。データ書込み時は、一対の制御用
入力ＩＮ３，ＩＮ４は、ＩＮ３がＩＮ４より高電位とな
り、よってトランジスタ５がオン，トランジスタ６がオ
フとなる。その結果、定電流部３００の電流は、一対の
データ書込み用トランジスタ１，２によるＣＭＬ回路部
へ流れ、トランジスタ３，４のデータ保持用回路部へは
流れない。
作について説明する。データ書込み時は、一対の制御用
入力ＩＮ３，ＩＮ４は、ＩＮ３がＩＮ４より高電位とな
り、よってトランジスタ５がオン，トランジスタ６がオ
フとなる。その結果、定電流部３００の電流は、一対の
データ書込み用トランジスタ１，２によるＣＭＬ回路部
へ流れ、トランジスタ３，４のデータ保持用回路部へは
流れない。
【０００８】この状態で、一対のデータ書込み用差動入
力ＩＮ１，ＩＮ２のうち、ＩＮ１が高電位になると、ト
ランジスタ１がオン，トランジスタ２がオフとなり、よ
って抵抗１３にのみ電流が流れ、トランジスタ１のコレ
クタは、その抵抗１３による電圧降下が生じて低レベル
となり、他方のトランジスタ２のコレクタは高レベルと
なる。逆に、ＩＮ２が高電位になると、トランジスタ２
がオン，トランジスタ１がオフとなるので、トランジス
タ２のコレクタは低レベルとなり、トランジスタ１のコ
レクタは高レベルとなる。こうして、記憶部１００にデ
ータが書込まれたことになる。
力ＩＮ１，ＩＮ２のうち、ＩＮ１が高電位になると、ト
ランジスタ１がオン，トランジスタ２がオフとなり、よ
って抵抗１３にのみ電流が流れ、トランジスタ１のコレ
クタは、その抵抗１３による電圧降下が生じて低レベル
となり、他方のトランジスタ２のコレクタは高レベルと
なる。逆に、ＩＮ２が高電位になると、トランジスタ２
がオン，トランジスタ１がオフとなるので、トランジス
タ２のコレクタは低レベルとなり、トランジスタ１のコ
レクタは高レベルとなる。こうして、記憶部１００にデ
ータが書込まれたことになる。
【０００９】この書込みデータを保持するには、一対の
制御用入力端子ＩＮ３，ＩＮ４のうちＩＮ４が高電位と
され、トランジスタ６がオンに切替えられることで、一
対のデータ保持用トランジスタ３，４が活性化される。
制御用入力端子ＩＮ３，ＩＮ４のうちＩＮ４が高電位と
され、トランジスタ６がオンに切替えられることで、一
対のデータ保持用トランジスタ３，４が活性化される。
【００１０】この状態で、トランジスタ１のコレクタが
低レベル，トランジスタ２のコレクタが高レベルに書込
まれているとすると、トランジスタ３及びトランジスタ
４のベース・コレクタ間正帰還作用により、トランジス
タ３は急速にオン，トランジスタ４は急速にオフとなっ
て以降この状態を維持するので、トランジスタ１のコレ
クタ電位は低レベル，トランジスタ２のこれは高レベル
が夫々保持され、書込みデータが記憶される。
低レベル，トランジスタ２のコレクタが高レベルに書込
まれているとすると、トランジスタ３及びトランジスタ
４のベース・コレクタ間正帰還作用により、トランジス
タ３は急速にオン，トランジスタ４は急速にオフとなっ
て以降この状態を維持するので、トランジスタ１のコレ
クタ電位は低レベル，トランジスタ２のこれは高レベル
が夫々保持され、書込みデータが記憶される。
【００１１】逆に、トランジスタ１のコレクタが高レベ
ル，トランジスタ２のコレクタが低レベルに書込まれて
いれば、トランジスタ３は急速にオフ、トランジスタ４
は急速にオンとなり、以降この状態を保持するので、ト
ランジスタ１のコレクタ電位は高レベル，トランジスタ
２のそれは低レベルとなって書込みデータが記憶され
る。
ル，トランジスタ２のコレクタが低レベルに書込まれて
いれば、トランジスタ３は急速にオフ、トランジスタ４
は急速にオンとなり、以降この状態を保持するので、ト
ランジスタ１のコレクタ電位は高レベル，トランジスタ
２のそれは低レベルとなって書込みデータが記憶され
る。
【００１２】
【発明が解決しようとする課題】この様な構成のメモリ
回路においては、記憶部１００のトランジスタ１〜４の
いずれか１つにおいて、コレクタ−エミッタ間またはベ
ース−エミッタ間でリーク電流が生じると、抵抗１３ま
たは１４に電流が本来流れてはいけないにもかかわらず
流れてしまうことがあり、よってトランジスタ１，トラ
ンジスタ２のコレクタ電位状態が反転して正常なデータ
書込みや保持ができないという欠点がある。
回路においては、記憶部１００のトランジスタ１〜４の
いずれか１つにおいて、コレクタ−エミッタ間またはベ
ース−エミッタ間でリーク電流が生じると、抵抗１３ま
たは１４に電流が本来流れてはいけないにもかかわらず
流れてしまうことがあり、よってトランジスタ１，トラ
ンジスタ２のコレクタ電位状態が反転して正常なデータ
書込みや保持ができないという欠点がある。
【００１３】また、制御部２００のトランジスタ５，６
のいずれか１つにも同じ様なリーク電流が生じると、デ
ータ書込み時とデータ保持時との電流切替え動作が正常
に働かず、よって正常なメモリ回路の動作を行えないと
いう欠点を生じる。
のいずれか１つにも同じ様なリーク電流が生じると、デ
ータ書込み時とデータ保持時との電流切替え動作が正常
に働かず、よって正常なメモリ回路の動作を行えないと
いう欠点を生じる。
【００１４】本発明の目的は、記憶部における各トラン
ジスタのリーク電流に起因するデータ書込み及びデータ
保持時の各誤動作を有効に防止して、正確なデータ書込
み及びデータ保持を可能としたメモリ回路を提供するこ
とである。
ジスタのリーク電流に起因するデータ書込み及びデータ
保持時の各誤動作を有効に防止して、正確なデータ書込
み及びデータ保持を可能としたメモリ回路を提供するこ
とである。
【００１５】本発明の他の目的は、制御部における各ト
ランジスタのリーク電流に起因するデータ書込みとデー
タ保持との切替え時の誤動作を有効に防止して、正確な
データ書込み及びデータ保持の切替えを可能としたメモ
リ回路を提供することである。
ランジスタのリーク電流に起因するデータ書込みとデー
タ保持との切替え時の誤動作を有効に防止して、正確な
データ書込み及びデータ保持の切替えを可能としたメモ
リ回路を提供することである。
【００１６】
【課題を解決するための手段】本発明によるメモリ回路
は、一対のデータ書込み用差動入力が互いのベースに供
給されかつ互いのエミッタが共通接続された一対の第１
及び第２のデータ書込み用トランジスタと、前記第１及
び第２のトランジスタの各コレクタ電位をベース入力と
し互いのコレクタが前記第２及び第１のトランジスタの
コレクタに夫々接続されかつ互いのエミッタが共通接続
された一対のデータ保持用トランジスタと、一対の制御
用差動入力に応じて前記一対のデータ書込み用トランジ
スタのエミッタ共通接続点と前記一対のデータ保持用ト
ランジスタのエミッタ共通接続点とに対して択一的に電
流切替え制御をなす一対の電流切替え用トランジスタ
と、前記電流を供給する定電流回路とを含むメモリ回路
であって、前記一対のデータ書込み用トランジスタ及び
前記一対のデータ保持用トランジスタの各々が、ベース
が互いに共通接続されかつコレクタとエミッタとが共通
接続されて直列接続構成とされた一対のトランジスタか
らなることを特徴とする。
は、一対のデータ書込み用差動入力が互いのベースに供
給されかつ互いのエミッタが共通接続された一対の第１
及び第２のデータ書込み用トランジスタと、前記第１及
び第２のトランジスタの各コレクタ電位をベース入力と
し互いのコレクタが前記第２及び第１のトランジスタの
コレクタに夫々接続されかつ互いのエミッタが共通接続
された一対のデータ保持用トランジスタと、一対の制御
用差動入力に応じて前記一対のデータ書込み用トランジ
スタのエミッタ共通接続点と前記一対のデータ保持用ト
ランジスタのエミッタ共通接続点とに対して択一的に電
流切替え制御をなす一対の電流切替え用トランジスタ
と、前記電流を供給する定電流回路とを含むメモリ回路
であって、前記一対のデータ書込み用トランジスタ及び
前記一対のデータ保持用トランジスタの各々が、ベース
が互いに共通接続されかつコレクタとエミッタとが共通
接続されて直列接続構成とされた一対のトランジスタか
らなることを特徴とする。
【００１７】本発明による他のメモリ回路は、一対のデ
ータ書込み用差動入力が互いのベースに供給されかつ互
いのエミッタが共通接続された一対の第１及び第２のデ
ータ書込み用トランジスタと、前記第１及び第２のトラ
ンジスタの各コレクタ電位をベース入力とし互いのコレ
クタが前記第２及び第１のトランジスタのコレクタに夫
々接続されかつ互いのエミッタが共通接続された一対の
データ保持用トランジスタと、一対の制御用差動入力に
応じて前記一対のデータ書込み用トランジスタのエミッ
タ共通接続点と前記一対のデータ保持用トランジスタの
エミッタ共通接続点とに対して択一的に電流切替え制御
をなす一対の電流切替え用トランジスタと、前記電流を
供給する定電流回路とを含むメモリ回路であって、前記
一対の電流切替え用トランジスタの各々が、ベースが互
いに共通接続されかつコレクタとエミッタとが共通接続
されて直列接続構成とされた一対のトランジスタからな
ることを特徴とする。
ータ書込み用差動入力が互いのベースに供給されかつ互
いのエミッタが共通接続された一対の第１及び第２のデ
ータ書込み用トランジスタと、前記第１及び第２のトラ
ンジスタの各コレクタ電位をベース入力とし互いのコレ
クタが前記第２及び第１のトランジスタのコレクタに夫
々接続されかつ互いのエミッタが共通接続された一対の
データ保持用トランジスタと、一対の制御用差動入力に
応じて前記一対のデータ書込み用トランジスタのエミッ
タ共通接続点と前記一対のデータ保持用トランジスタの
エミッタ共通接続点とに対して択一的に電流切替え制御
をなす一対の電流切替え用トランジスタと、前記電流を
供給する定電流回路とを含むメモリ回路であって、前記
一対の電流切替え用トランジスタの各々が、ベースが互
いに共通接続されかつコレクタとエミッタとが共通接続
されて直列接続構成とされた一対のトランジスタからな
ることを特徴とする。
【００１８】
【実施例】以下に本発明の実施例につき図面を参照しつ
つ詳細に説明する。
つ詳細に説明する。
【００１９】図１は本発明の実施例の回路図であり、図
４と同等部分は同一符号にて示している。図４の従来例
と異なる部分についてのみ述べると、記憶部１００を構
成する全てのトランジスタ１〜４の各々がそのエミッタ
にコレクタが接続されて直列接続構成とされたペアのト
ランジスタ７〜１０を有し、互いにベースを共通接続し
たものである。
４と同等部分は同一符号にて示している。図４の従来例
と異なる部分についてのみ述べると、記憶部１００を構
成する全てのトランジスタ１〜４の各々がそのエミッタ
にコレクタが接続されて直列接続構成とされたペアのト
ランジスタ７〜１０を有し、互いにベースを共通接続し
たものである。
【００２０】尚、制御部２００については従来と同様な
構成としており、トランジスタの接続変更はない。
構成としており、トランジスタの接続変更はない。
【００２１】かかる構成においても、図４の例と同様
に、一対の制御用入力ＩＮ３とＩＮ４に対し、ＩＮ３を
高電位とすることにより、トランジスタ５がオンとな
り、記憶部１００内のデータ書込み用トランジスタ１，
２，７，８によるＣＭＬ回路が活性化され、データ書込
み動作可能となる。逆に、ＩＮ４を高電位とすると、ト
ランジスタ６がオンとなり、記憶部１００内のデータ保
持用トランジスタ３，４，９，１０による回路が活性化
されてデータ保持動作が可能となる。
に、一対の制御用入力ＩＮ３とＩＮ４に対し、ＩＮ３を
高電位とすることにより、トランジスタ５がオンとな
り、記憶部１００内のデータ書込み用トランジスタ１，
２，７，８によるＣＭＬ回路が活性化され、データ書込
み動作可能となる。逆に、ＩＮ４を高電位とすると、ト
ランジスタ６がオンとなり、記憶部１００内のデータ保
持用トランジスタ３，４，９，１０による回路が活性化
されてデータ保持動作が可能となる。
【００２２】これ等データ書込み動作及びデータ保持動
作についても、図４の従来例と同様であり、その説明は
省略する。
作についても、図４の従来例と同様であり、その説明は
省略する。
【００２３】ここで、トランジスタ１にリーク電流が生
じているものとする。このとき、ＩＮ２を高電位にした
データを書込む場合、図４の従来構成では、オンすべき
でないトランジスタ１にリーク電流が流れ、よって抵抗
１３に電流が流れて正常なデータが書込まれないが、図
１の回路では、トランジスタ１に直列接続されたトラン
ジスタ７が完全にオフであるので、トランジスタ２，ト
ランジスタ８がオンとなり、抵抗１３に電流は流れず、
抵抗１４に電流が流れて正確にデータ書込みがなされ
る。
じているものとする。このとき、ＩＮ２を高電位にした
データを書込む場合、図４の従来構成では、オンすべき
でないトランジスタ１にリーク電流が流れ、よって抵抗
１３に電流が流れて正常なデータが書込まれないが、図
１の回路では、トランジスタ１に直列接続されたトラン
ジスタ７が完全にオフであるので、トランジスタ２，ト
ランジスタ８がオンとなり、抵抗１３に電流は流れず、
抵抗１４に電流が流れて正確にデータ書込みがなされ
る。
【００２４】データ保持動作時においても、トランジス
タ１にリーク電流が流れたとしても、直列接続されたト
ランジスタ７がオフである限りは、当該リーク電流によ
り抵抗１３に電流は流れないので、トランジスタ１のコ
レクタ電位が低下することはなく、データは反転しない
のである。
タ１にリーク電流が流れたとしても、直列接続されたト
ランジスタ７がオフである限りは、当該リーク電流によ
り抵抗１３に電流は流れないので、トランジスタ１のコ
レクタ電位が低下することはなく、データは反転しない
のである。
【００２５】他のトランジスタ２，３．４に夫々リーク
電流が生じても、上記の例と同様に、夫々に直列接続さ
れたトランジスタ８，９，１０により当該リーク電流に
起因する誤動作は防止されることになる。逆に、トラン
ジスタ７〜１０にリーク電流が生じたとしても、直列接
続されたトランジスタ１〜４にて誤動作が防止される。
電流が生じても、上記の例と同様に、夫々に直列接続さ
れたトランジスタ８，９，１０により当該リーク電流に
起因する誤動作は防止されることになる。逆に、トラン
ジスタ７〜１０にリーク電流が生じたとしても、直列接
続されたトランジスタ１〜４にて誤動作が防止される。
【００２６】図２は本発明の他の実施例の回路図であ
り、図１及び図４と同等部分は同一符号にて示してい
る。本実施例では、制御部２００の各トランジスタ５，
６に夫々トランジスタ１１，トランジスタ１２を直列接
続し、これ等ベースを共通とした構成であり、他の構成
は図４の従来例と同一である。
り、図１及び図４と同等部分は同一符号にて示してい
る。本実施例では、制御部２００の各トランジスタ５，
６に夫々トランジスタ１１，トランジスタ１２を直列接
続し、これ等ベースを共通とした構成であり、他の構成
は図４の従来例と同一である。
【００２７】本例でも、１つのトランジスタにリーク電
流が生じても、それに直列接続されたトランジスタによ
り誤動作が防止されることは明らかである。
流が生じても、それに直列接続されたトランジスタによ
り誤動作が防止されることは明らかである。
【００２８】図３は本発明の別の実施例の回路図であ
り、図１，２及び図４と同等部分は同一符号により示し
ている。本実施例では、メモリ回路を構成する全てのト
ランジスタに対して夫々に直列接続トランジスタをを付
加して、１つのトランジスタのリーク電流に起因する誤
動作を、それに直列接続されたトランジスタにて防止す
る様に構成したものである。
り、図１，２及び図４と同等部分は同一符号により示し
ている。本実施例では、メモリ回路を構成する全てのト
ランジスタに対して夫々に直列接続トランジスタをを付
加して、１つのトランジスタのリーク電流に起因する誤
動作を、それに直列接続されたトランジスタにて防止す
る様に構成したものである。
【００２９】
【発明の効果】以上述べた如く、本発明によれば、メモ
リ回路を構成するトランジスタに対して夫々に直列接続
した別のトランジスタを設け、互いにベースを共通とし
て構成することにより、一つのトランジスタのリーク電
流に起因する誤動作を対応する直列接続トランジスタに
て防止することができ、高信頼性のメモリ回路となると
いう効果がある。
リ回路を構成するトランジスタに対して夫々に直列接続
した別のトランジスタを設け、互いにベースを共通とし
て構成することにより、一つのトランジスタのリーク電
流に起因する誤動作を対応する直列接続トランジスタに
て防止することができ、高信頼性のメモリ回路となると
いう効果がある。
【図１】本発明の実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】本発明の別の実施例の回路図である。
【図４】従来のメモリ回路の例を示す図である。
１，２ データ書込み用トランジスタ ３，４ データ保持用トランジスタ ５．６ 電流切替え用トランジスタ ７，８ データ書込み用トランジスタに対する直列接続
トランジスタ ９，１０ データ保持用トランジスタに対する直列接続
トランジスタ １１，１２ 電流切替え用トランジスタに対する直列接
続トランジスタ １００ 記憶部 ２００ 制御部 ３００ 定電流部
トランジスタ ９，１０ データ保持用トランジスタに対する直列接続
トランジスタ １１，１２ 電流切替え用トランジスタに対する直列接
続トランジスタ １００ 記憶部 ２００ 制御部 ３００ 定電流部
Claims (3)
- 【請求項１】 一対のデータ書込み用差動入力が互いの
ベースに供給されかつ互いのエミッタが共通接続された
一対の第１及び第２のデータ書込み用トランジスタと、
前記第１及び第２のトランジスタの各コレクタ電位をベ
ース入力とし互いのコレクタが前記第２及び第１のトラ
ンジスタのコレクタに夫々接続されかつ互いのエミッタ
が共通接続された一対のデータ保持用トランジスタと、
一対の制御用差動入力に応じて前記一対のデータ書込み
用トランジスタのエミッタ共通接続点と前記一対のデー
タ保持用トランジスタのエミッタ共通接続点とに対して
択一的に電流切替え制御をなす一対の電流切替え用トラ
ンジスタと、前記電流を供給する定電流回路とを含むメ
モリ回路であって、前記一対のデータ書込み用トランジ
スタ及び前記一対のデータ保持用トランジスタの各々
が、ベースが互いに共通接続されかつコレクタとエミッ
タとが共通接続されて直列接続構成とされた一対のトラ
ンジスタからなることを特徴とするメモリ回路。 - 【請求項２】 一対のデータ書込み用差動入力が互いの
ベースに供給されかつ互いのエミッタが共通接続された
一対の第１及び第２のデータ書込み用トランジスタと、
前記第１及び第２のトランジスタの各コレクタ電位をベ
ース入力とし互いのコレクタが前記第２及び第１のトラ
ンジスタのコレクタに夫々接続されかつ互いのエミッタ
が共通接続された一対のデータ保持用トランジスタと、
一対の制御用差動入力に応じて前記一対のデータ書込み
用トランジスタのエミッタ共通接続点と前記一対のデー
タ保持用トランジスタのエミッタ共通接続点とに対して
択一的に電流切替え制御をなす一対の電流切替え用トラ
ンジスタと、前記電流を供給する定電流回路とを含むメ
モリ回路であって、前記一対の電流切替え用トランジス
タの各々が、ベースが互いに共通接続されかつコレクタ
とエミッタとが共通接続されて直列接続構成とされた一
対のトランジスタからなることを特徴とするメモリ回
路。 - 【請求項３】 一対のデータ書込み用差動入力が互いの
ベースに供給されかつ互いのエミッタが共通接続された
一対の第１及び第２のデータ書込み用トランジスタと、
前記第１及び第２のトランジスタの各コレクタ電位をベ
ース入力とし互いのコレクタが前記第２及び第１のトラ
ンジスタのコレクタに夫々接続されかつ互いのエミッタ
が共通接続された一対のデータ保持用トランジスタと、
一対の制御用差動入力に応じて前記一対のデータ書込み
用トランジスタのエミッタ共通接続点と前記一対のデー
タ保持用トランジスタのエミッタ共通接続点とに対して
択一的に電流切替え制御をなす一対の電流切替え用トラ
ンジスタと、前記電流を供給する定電流回路とを含むメ
モリ回路であって、前記一対のデータ書込み用トランジ
スタ、前記一対のデータ保持用トランジスタ及び前記一
対の電流切替え用トランジスタの各々が、ベースが互い
に共通接続されかつコレクタとエミッタとが共通接続さ
れて直列接続構成とされた一対のトランジスタからなこ
とを特徴するメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336884A JPH06203569A (ja) | 1992-12-17 | 1992-12-17 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336884A JPH06203569A (ja) | 1992-12-17 | 1992-12-17 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203569A true JPH06203569A (ja) | 1994-07-22 |
Family
ID=18303550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336884A Withdrawn JPH06203569A (ja) | 1992-12-17 | 1992-12-17 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06203569A (ja) |
-
1992
- 1992-12-17 JP JP4336884A patent/JPH06203569A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |