JPH06202150A - 薄膜トランジスタアレイ及びその製造方法 - Google Patents
薄膜トランジスタアレイ及びその製造方法Info
- Publication number
- JPH06202150A JPH06202150A JP34760492A JP34760492A JPH06202150A JP H06202150 A JPH06202150 A JP H06202150A JP 34760492 A JP34760492 A JP 34760492A JP 34760492 A JP34760492 A JP 34760492A JP H06202150 A JPH06202150 A JP H06202150A
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- JP
- Japan
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- thin film
- film transistor
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- electrode
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Abstract
(57)【要約】 （修正有）
【目的】 静電気に対する保護能力を向上させ、静電気
による液晶表示装置の表示欠陥を防止し、しかも素子の
占める面積を低減することができる歩留まりのよい薄膜
トランジスタアレイ及びその製造方法を提供する。 【構成】 薄膜トランジスタのゲート電極にアドレス配
線１２が、ソース電極とドレイン電極の他方にデータ配
線が夫々接続された薄膜トランジスタアレイを具備する
薄膜トランジスタ駆動型液晶表示装置において、表示電
極が配列された表示領域の外側に短絡用配線を有し、該
短絡用配線と前記複数のアドレス配線及び複数のデータ
配線がクロムシリサイド層６３ａを抵抗体とする高抵抗
２端子素子１９で接続し、静電気が原因で起こるアドレ
ス線とデータ線の交差部の絶縁破壊やＴＦＴの閾値電圧
の変動等による液晶表示装置の表示欠陥の発生を防止す
る。
による液晶表示装置の表示欠陥を防止し、しかも素子の
占める面積を低減することができる歩留まりのよい薄膜
トランジスタアレイ及びその製造方法を提供する。 【構成】 薄膜トランジスタのゲート電極にアドレス配
線１２が、ソース電極とドレイン電極の他方にデータ配
線が夫々接続された薄膜トランジスタアレイを具備する
薄膜トランジスタ駆動型液晶表示装置において、表示電
極が配列された表示領域の外側に短絡用配線を有し、該
短絡用配線と前記複数のアドレス配線及び複数のデータ
配線がクロムシリサイド層６３ａを抵抗体とする高抵抗
２端子素子１９で接続し、静電気が原因で起こるアドレ
ス線とデータ線の交差部の絶縁破壊やＴＦＴの閾値電圧
の変動等による液晶表示装置の表示欠陥の発生を防止す
る。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタに接
続された表示電極がマトリックス状に複数配列された液
晶表示素子に用いられる薄膜トランジスタアレイとその
製造方法に関するものである。
続された表示電極がマトリックス状に複数配列された液
晶表示素子に用いられる薄膜トランジスタアレイとその
製造方法に関するものである。
【０００２】
【従来の技術】従来、薄膜トランジスタ（以下、ＴＦＴ
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示素子（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。このような従来のＴＦＴ−ＬＣＤとしては、
例えば、特開昭６３−８５５８６号公報に開示された液
晶表示素子が知られており、そのＴＦＴアレイの等価回
路を図９に示した。
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示素子（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。このような従来のＴＦＴ−ＬＣＤとしては、
例えば、特開昭６３−８５５８６号公報に開示された液
晶表示素子が知られており、そのＴＦＴアレイの等価回
路を図９に示した。
【０００３】この図９に示すように、ＴＦＴアレイは、
透明絶縁性基板１上に行方向と列方向に夫々複数のアド
レス配線（ゲート配線）２とデータ配線（ドレイン配
線）３とが互いに直角に交差するように配列され、これ
らのアドレス配線２とデータ配線３との交差部に、夫々
ゲート電極がアドレス配線２と、ドレイン電極がデータ
配線３に接続されたＴＦＴ４が複数配列され、このＴＦ
Ｔ４のソース電極に接続された液晶画素５がマトリック
ス状に複数配列形成されている。
透明絶縁性基板１上に行方向と列方向に夫々複数のアド
レス配線（ゲート配線）２とデータ配線（ドレイン配
線）３とが互いに直角に交差するように配列され、これ
らのアドレス配線２とデータ配線３との交差部に、夫々
ゲート電極がアドレス配線２と、ドレイン電極がデータ
配線３に接続されたＴＦＴ４が複数配列され、このＴＦ
Ｔ４のソース電極に接続された液晶画素５がマトリック
ス状に複数配列形成されている。
【０００４】透明絶縁性基板１の外周部には、その基板
１の外周を取り囲むように短絡用配線６が形成されてお
り、この短絡用配線６に前記複数のデータ配線２及び前
記複数のアドレス配線３が夫々接続されている。また、
ゲート配線２及びドレイン配線３と短絡用配線６を接続
する接続素子７が設けられており、アドレス配線２には
接続端子８、データ配線３には接続端子９がそれぞれ形
成されている。
１の外周を取り囲むように短絡用配線６が形成されてお
り、この短絡用配線６に前記複数のデータ配線２及び前
記複数のアドレス配線３が夫々接続されている。また、
ゲート配線２及びドレイン配線３と短絡用配線６を接続
する接続素子７が設けられており、アドレス配線２には
接続端子８、データ配線３には接続端子９がそれぞれ形
成されている。
【０００５】上記した接続素子７がない場合、組み立て
工程中（例えばガラス基板切断工程や、駆動回路接続工
程）の静電気によって、絶縁破壊、断線、ＴＦＴの特性
変動などが発生し、液晶表示装置の表示欠陥となり、歩
留まりを低下させるという問題があったが、図９のよう
に構成することにより、すべてのアドレス配線及びデー
タ配線は、接続素子７を通して、透明絶縁性基板１の短
絡用配線６に接続されているために、同電位に保たれる
ことになり、静電気による不良発生を抑制することがで
きる。
工程中（例えばガラス基板切断工程や、駆動回路接続工
程）の静電気によって、絶縁破壊、断線、ＴＦＴの特性
変動などが発生し、液晶表示装置の表示欠陥となり、歩
留まりを低下させるという問題があったが、図９のよう
に構成することにより、すべてのアドレス配線及びデー
タ配線は、接続素子７を通して、透明絶縁性基板１の短
絡用配線６に接続されているために、同電位に保たれる
ことになり、静電気による不良発生を抑制することがで
きる。
【０００６】ところが、接続素子７の抵抗が低すぎる場
合、静電気に対する保護能力は大きいが、接続端子間の
クロストークにより表示品質が劣化し、また、漏れ電流
のため消費電力が増大する。一方、接続素子７の抵抗が
大きすぎる場合、静電気のインパルスに対して流れる電
流が小さいために、静電気に対する保護能力が不十分と
なる。
合、静電気に対する保護能力は大きいが、接続端子間の
クロストークにより表示品質が劣化し、また、漏れ電流
のため消費電力が増大する。一方、接続素子７の抵抗が
大きすぎる場合、静電気のインパルスに対して流れる電
流が小さいために、静電気に対する保護能力が不十分と
なる。
【０００７】このような状況に鑑みて、接続素子７の抵
抗値は、１Ｍ〜１０ＭΩが適当である。
抗値は、１Ｍ〜１０ＭΩが適当である。
【０００８】
【発明が解決しようとする課題】上記したように、従来
の薄膜トランジスタアレイでは、接続素子の抵抗体材料
として、配線用の金属、半導体等が用いられていた。し
かし、接続素子の抵抗体として金属を用いた場合、例え
ば、クロムの抵抗率を５０μΩ・ｃｍ、膜厚２５０Åと
して、シート抵抗は２０Ω／□であり、適当な抵抗値を
得るためには、幅が極めて細く、全長の極めて長いパタ
ーン形状、例えば幅５μｍ、長さ２５０ｍｍにする必要
があり、大きな面積を占めるため、このような寸法の素
子を各配線間に作り込むことは不可能であった。
の薄膜トランジスタアレイでは、接続素子の抵抗体材料
として、配線用の金属、半導体等が用いられていた。し
かし、接続素子の抵抗体として金属を用いた場合、例え
ば、クロムの抵抗率を５０μΩ・ｃｍ、膜厚２５０Åと
して、シート抵抗は２０Ω／□であり、適当な抵抗値を
得るためには、幅が極めて細く、全長の極めて長いパタ
ーン形状、例えば幅５μｍ、長さ２５０ｍｍにする必要
があり、大きな面積を占めるため、このような寸法の素
子を各配線間に作り込むことは不可能であった。
【０００９】一方、接続素子の抵抗体として半導体材料
を用いた場合、リンを添加したアモルファスシリコンの
抵抗率１０3 Ω・ｃｍ、膜厚２５０Åとしてシート抵抗
は４００ＭΩ／□となり、適当な抵抗値を得るために
は、幅が極めて広く、ギャップ長の極めて短いパターン
形状、例えば幅０．４〜４ｍｍ、ギャップ長１０μｍに
する必要があり、接続素子がショートし、結果的に配線
間がショートする危険性が高く、かつ、素子の占める面
積が大きくなるという欠点があり、実際には、静電気に
対する保護能力の劣る接続素子しか得られなかった。
を用いた場合、リンを添加したアモルファスシリコンの
抵抗率１０3 Ω・ｃｍ、膜厚２５０Åとしてシート抵抗
は４００ＭΩ／□となり、適当な抵抗値を得るために
は、幅が極めて広く、ギャップ長の極めて短いパターン
形状、例えば幅０．４〜４ｍｍ、ギャップ長１０μｍに
する必要があり、接続素子がショートし、結果的に配線
間がショートする危険性が高く、かつ、素子の占める面
積が大きくなるという欠点があり、実際には、静電気に
対する保護能力の劣る接続素子しか得られなかった。
【００１０】本発明は、上記のような静電気に対する保
護のための接続素子の問題点を除去し、静電気に対する
保護能力を向上させ、静電気による液晶表示装置の表示
欠陥を防止し、しかも素子の占める面積を低減すること
ができる歩留まりのよい薄膜トランジスタアレイ及びそ
の製造方法を提供するものである。
護のための接続素子の問題点を除去し、静電気に対する
保護能力を向上させ、静電気による液晶表示装置の表示
欠陥を防止し、しかも素子の占める面積を低減すること
ができる歩留まりのよい薄膜トランジスタアレイ及びそ
の製造方法を提供するものである。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するため、互いに交差させて配置した複数のアドレス
配線と複数のデータ配線の各交差部に、薄膜トランジス
タと該薄膜トランジスタのソース電極とドレイン電極と
の何れか一方に接続された表示電極とがマトリックス状
に複数配列され、前記薄膜トランジスタのゲート電極に
前記アドレス配線が、ソース電極とドレイン電極の他方
にデータ配線が夫々接続された薄膜トランジスタアレイ
において、前記表示電極が配列された表示領域の外側に
短絡用配線を有し、該短絡用配線と前記複数のアドレス
配線及び複数のデータ配線がクロムシリサイドを抵抗体
とする高抵抗２端子素子で接続されていることを特徴と
する。
成するため、互いに交差させて配置した複数のアドレス
配線と複数のデータ配線の各交差部に、薄膜トランジス
タと該薄膜トランジスタのソース電極とドレイン電極と
の何れか一方に接続された表示電極とがマトリックス状
に複数配列され、前記薄膜トランジスタのゲート電極に
前記アドレス配線が、ソース電極とドレイン電極の他方
にデータ配線が夫々接続された薄膜トランジスタアレイ
において、前記表示電極が配列された表示領域の外側に
短絡用配線を有し、該短絡用配線と前記複数のアドレス
配線及び複数のデータ配線がクロムシリサイドを抵抗体
とする高抵抗２端子素子で接続されていることを特徴と
する。
【００１２】また、互いに交差させて配置した複数のア
ドレス配線と複数のデータ配線の各交差部に、薄膜トラ
ンジスタと該薄膜トランジスタのソース電極とドレイン
電極との何れか一方に接続された表示電極とがマトリッ
クス状に複数配列され、前記薄膜トランジスタのゲート
電極に前記アドレス配線が、ソース電極とドレイン電極
の他方にデータ配線が夫々接続された薄膜トランジスタ
アレイにおいて、前記隣接するアドレス配線間及び隣接
するデータ配線間がクロムシリサイドを抵抗体とする高
抵抗２端子素子で順次接続されていることを特徴とす
る。
ドレス配線と複数のデータ配線の各交差部に、薄膜トラ
ンジスタと該薄膜トランジスタのソース電極とドレイン
電極との何れか一方に接続された表示電極とがマトリッ
クス状に複数配列され、前記薄膜トランジスタのゲート
電極に前記アドレス配線が、ソース電極とドレイン電極
の他方にデータ配線が夫々接続された薄膜トランジスタ
アレイにおいて、前記隣接するアドレス配線間及び隣接
するデータ配線間がクロムシリサイドを抵抗体とする高
抵抗２端子素子で順次接続されていることを特徴とす
る。
【００１３】更に、互いに交差させて配置した複数のア
ドレス配線と複数のデータ配線の各交差部に、薄膜トラ
ンジスタと該薄膜トランジスタのソース電極とドレイン
電極との何れか一方に接続された表示電極とがマトリッ
クス状に複数配列され、前記薄膜トランジスタのゲート
電極に前記アドレス配線が、ソース電極とドレイン電極
の他方にデータ配線が夫々接続された薄膜トランジスタ
アレイの製造方法において、絶縁性透明基板上に、アド
レス配線とデータ配線との交差部の夫々の近傍に配列さ
れ、Ｃｒからなるドレイン電極とソース電極の一方に表
示電極が接続された薄膜トランジスタと、該薄膜トラン
ジスタのゲート電極を接続するアドレス配線と、前記表
示電極が配列された領域の外側に配列された短絡用配線
のアドレス配線接続部とを形成する第１の工程と、前記
短絡用配線とアドレス配線及びデータ配線の交差部の近
傍にクロムシリサイドを抵抗体とする高抵抗２端子素子
を形成する第２の工程と、前記薄膜トランジスタのソー
ス電極とドレイン電極の他方の電極に接続させたデータ
配線と、前記第１の工程で形成したデータ配線接続部と
接続させて短絡用配線のアドレス配線接続部を形成する
と共に、前記第２端子素子の一方の端子を前記短絡用配
線に、他方の端子をアドレス配線又はデータ配線に夫々
接続する第３の工程とを備えたことを特徴とする。
ドレス配線と複数のデータ配線の各交差部に、薄膜トラ
ンジスタと該薄膜トランジスタのソース電極とドレイン
電極との何れか一方に接続された表示電極とがマトリッ
クス状に複数配列され、前記薄膜トランジスタのゲート
電極に前記アドレス配線が、ソース電極とドレイン電極
の他方にデータ配線が夫々接続された薄膜トランジスタ
アレイの製造方法において、絶縁性透明基板上に、アド
レス配線とデータ配線との交差部の夫々の近傍に配列さ
れ、Ｃｒからなるドレイン電極とソース電極の一方に表
示電極が接続された薄膜トランジスタと、該薄膜トラン
ジスタのゲート電極を接続するアドレス配線と、前記表
示電極が配列された領域の外側に配列された短絡用配線
のアドレス配線接続部とを形成する第１の工程と、前記
短絡用配線とアドレス配線及びデータ配線の交差部の近
傍にクロムシリサイドを抵抗体とする高抵抗２端子素子
を形成する第２の工程と、前記薄膜トランジスタのソー
ス電極とドレイン電極の他方の電極に接続させたデータ
配線と、前記第１の工程で形成したデータ配線接続部と
接続させて短絡用配線のアドレス配線接続部を形成する
と共に、前記第２端子素子の一方の端子を前記短絡用配
線に、他方の端子をアドレス配線又はデータ配線に夫々
接続する第３の工程とを備えたことを特徴とする。
【００１４】また、互いに交差させて配置した複数のア
ドレス配線と複数のデータ配線の各交差部に、薄膜トラ
ンジスタと該薄膜トランジスタのソース電極とドレイン
電極との何れか一方に接続された表示電極とがマトリッ
クス状に複数配列され、前記薄膜トランジスタのゲート
電極に前記アドレス配線が、ソース電極とドレイン電極
の他方にデータ配線が夫々接続された薄膜トランジスタ
アレイの製造方法において、絶縁性透明基板上に、アド
レス配線とデータ配線との交差部の夫々の近傍に配列さ
れ、Ｃｒからなるドレイン電極とソース電極の一方に表
示電極が接続された薄膜トランジスタと、該薄膜トラン
ジスタのゲート電極を接続するアドレス配線と、前記表
示電極が配列された領域の外側に前記アドレス配線に接
続される接続端子とデータ配線に接続される接続端子と
を形成する第１の工程と、前記隣接するアドレス配線と
前記隣接するデータ配線の少なくとも一方の配線間に接
続されたクロムシリサイドを抵抗体とする高抵抗２端子
素子を形成する第２の工程とを備えたことを特徴とす
る。
ドレス配線と複数のデータ配線の各交差部に、薄膜トラ
ンジスタと該薄膜トランジスタのソース電極とドレイン
電極との何れか一方に接続された表示電極とがマトリッ
クス状に複数配列され、前記薄膜トランジスタのゲート
電極に前記アドレス配線が、ソース電極とドレイン電極
の他方にデータ配線が夫々接続された薄膜トランジスタ
アレイの製造方法において、絶縁性透明基板上に、アド
レス配線とデータ配線との交差部の夫々の近傍に配列さ
れ、Ｃｒからなるドレイン電極とソース電極の一方に表
示電極が接続された薄膜トランジスタと、該薄膜トラン
ジスタのゲート電極を接続するアドレス配線と、前記表
示電極が配列された領域の外側に前記アドレス配線に接
続される接続端子とデータ配線に接続される接続端子と
を形成する第１の工程と、前記隣接するアドレス配線と
前記隣接するデータ配線の少なくとも一方の配線間に接
続されたクロムシリサイドを抵抗体とする高抵抗２端子
素子を形成する第２の工程とを備えたことを特徴とす
る。
【００１５】上記薄膜トランジスタとクロムシリサイド
を抵抗体とする高抵抗２端子素子を形成する工程は、薄
膜トランジスタのゲート絶縁層を形成した後、該ゲート
絶縁層上に薄膜トランジスタ用の半導体膜の上にＣｒ層
を形成して、該半導体膜と該Ｃｒ層との界面にクロムシ
リサイド層を形成する工程と、前記Ｃｒ層の両端部を残
し、前記クロムシリサイド層の表面のＣｒ層をエッチン
グする工程とを備えていることを特徴とする。
を抵抗体とする高抵抗２端子素子を形成する工程は、薄
膜トランジスタのゲート絶縁層を形成した後、該ゲート
絶縁層上に薄膜トランジスタ用の半導体膜の上にＣｒ層
を形成して、該半導体膜と該Ｃｒ層との界面にクロムシ
リサイド層を形成する工程と、前記Ｃｒ層の両端部を残
し、前記クロムシリサイド層の表面のＣｒ層をエッチン
グする工程とを備えていることを特徴とする。
【００１６】
【作用】本発明によれば、上記したように、前記表示電
極が配列された表示領域の外側に短絡用配線を有し、こ
の短絡用配線と複数のアドレス配線及び複数のデータ配
線がクロムシリサイドを抵抗体とする高抵抗２端子素子
で接続されている。この高抵抗２端子素子のシート抵抗
は、約２０ｋΩ／□であり、従来用いられている金属Ｃ
ｒの２０Ω／□、ｎ+ ａ−Ｓｉの４００ＭΩ／□の中間
的な値である。よって高抵抗２端子素子を、液晶表示部
のＴＦＴと同程度の大きさに形成することができる。
極が配列された表示領域の外側に短絡用配線を有し、こ
の短絡用配線と複数のアドレス配線及び複数のデータ配
線がクロムシリサイドを抵抗体とする高抵抗２端子素子
で接続されている。この高抵抗２端子素子のシート抵抗
は、約２０ｋΩ／□であり、従来用いられている金属Ｃ
ｒの２０Ω／□、ｎ+ ａ−Ｓｉの４００ＭΩ／□の中間
的な値である。よって高抵抗２端子素子を、液晶表示部
のＴＦＴと同程度の大きさに形成することができる。
【００１７】このような高抵抗２端子素子を用いた液晶
表示装置は、その組み立て工程中に発生した静電気で配
線の１本に高電圧が印加されたとしても、この接続素子
と短絡用配線を通して全てのアドレス配線、データ配線
に電流が流れ、全てのＴＦＴのゲート電極、ソース・ド
レイン電極はただちに同電位に保たれる。したがって、
静電気が原因で起こるアドレス線とデータ線の交差部の
絶縁破壊やＴＦＴの閾値電圧の変動等による液晶表示装
置の表示欠陥が発生することなく、歩留まりの向上を図
ることができる。
表示装置は、その組み立て工程中に発生した静電気で配
線の１本に高電圧が印加されたとしても、この接続素子
と短絡用配線を通して全てのアドレス配線、データ配線
に電流が流れ、全てのＴＦＴのゲート電極、ソース・ド
レイン電極はただちに同電位に保たれる。したがって、
静電気が原因で起こるアドレス線とデータ線の交差部の
絶縁破壊やＴＦＴの閾値電圧の変動等による液晶表示装
置の表示欠陥が発生することなく、歩留まりの向上を図
ることができる。
【００１８】一方、液晶表示装置を駆動するにあたって
は、本発明の接続素子は十分高い抵抗を示すため、表示
画像に悪影響を与えることがない。また、上記短絡用配
線に代えて、隣接するアドレス配線間及び隣接するデー
タ配線間をクロムシリサイドを抵抗体とする高抵抗２端
子素子で順次接続し、表示電極が配列された表示領域の
外側を囲む構造にすることができる。
は、本発明の接続素子は十分高い抵抗を示すため、表示
画像に悪影響を与えることがない。また、上記短絡用配
線に代えて、隣接するアドレス配線間及び隣接するデー
タ配線間をクロムシリサイドを抵抗体とする高抵抗２端
子素子で順次接続し、表示電極が配列された表示領域の
外側を囲む構造にすることができる。
【００１９】その場合は、マスクパターンを変更するだ
けですみ、製造工程としては前記した場合と同一であ
る。
けですみ、製造工程としては前記した場合と同一であ
る。
【００２０】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示すＴＦＴアレイの概略構成を示す等価回路図である。
この図１において、ＴＦＴアレイは、ガラス基板などの
絶縁性透明基板１１上に、行方向に延出された複数のア
ドレス配線１２と、列方向に延出された複数のデータ配
線１３とが互いに絶縁されて交差するように配置され、
これらの複数のアドレス配線１２と複数のデータ配線１
３との各交差部に、これらの配線に接続されたＴＦＴ１
４と、このＴＦＴ１４のそれぞれに接続された表示電極
１５とが設けられ、これらの表示電極１５が行及び列方
向に複数配列されて表示領域が形成されている。
ながら詳細に説明する。図１は本発明の第１の実施例を
示すＴＦＴアレイの概略構成を示す等価回路図である。
この図１において、ＴＦＴアレイは、ガラス基板などの
絶縁性透明基板１１上に、行方向に延出された複数のア
ドレス配線１２と、列方向に延出された複数のデータ配
線１３とが互いに絶縁されて交差するように配置され、
これらの複数のアドレス配線１２と複数のデータ配線１
３との各交差部に、これらの配線に接続されたＴＦＴ１
４と、このＴＦＴ１４のそれぞれに接続された表示電極
１５とが設けられ、これらの表示電極１５が行及び列方
向に複数配列されて表示領域が形成されている。
【００２１】前記表示領域の外側近傍には、その表示領
域を取り囲む短絡用配線１８が、前記アドレス配線１２
及びデータ配線１３と絶縁されて交差するように形成さ
れ、この短絡用配線１８の前記アドレス配線１２にほぼ
平行に設けられるデータ配線接続部１８ａは、前記基板
１１面上に形成され、前記短絡用配線１８の前記データ
配線１３とほぼ平行に設けられるアドレス配線接続部１
８ｂは、後述するゲート絶縁膜上に形成されている。そ
して、この短絡用配線１８と前記アドレス配線１２及び
データ配線１３とは、クロムシリサイドを抵抗体とする
高抵抗２端子素子１９でそれぞれ接続されている。な
お、１６はアドレス配線の接続端子、１７はデータ配線
の接続端子である。
域を取り囲む短絡用配線１８が、前記アドレス配線１２
及びデータ配線１３と絶縁されて交差するように形成さ
れ、この短絡用配線１８の前記アドレス配線１２にほぼ
平行に設けられるデータ配線接続部１８ａは、前記基板
１１面上に形成され、前記短絡用配線１８の前記データ
配線１３とほぼ平行に設けられるアドレス配線接続部１
８ｂは、後述するゲート絶縁膜上に形成されている。そ
して、この短絡用配線１８と前記アドレス配線１２及び
データ配線１３とは、クロムシリサイドを抵抗体とする
高抵抗２端子素子１９でそれぞれ接続されている。な
お、１６はアドレス配線の接続端子、１７はデータ配線
の接続端子である。
【００２２】このＴＦＴアレイの前記アドレス配線１２
とデータ配線１３との交差部に配置されたＴＦＴ１４と
表示電極１５との構造を図２及び図３に示す。これらの
図に示されるように、アドレス配線１２とデータ配線１
３とは、後述するゲート絶縁膜と交差部絶縁膜２１を介
して互いに交差して形成され、この交差部には前記アド
レス配線１２にゲート電極４１が、前記データ配線１３
にドレイン電極４６がそれぞれ接続されたＴＦＴ１４が
形成されており、そして、このＴＦＴ１４のソース電極
４８は表示電極１５に接続されている。
とデータ配線１３との交差部に配置されたＴＦＴ１４と
表示電極１５との構造を図２及び図３に示す。これらの
図に示されるように、アドレス配線１２とデータ配線１
３とは、後述するゲート絶縁膜と交差部絶縁膜２１を介
して互いに交差して形成され、この交差部には前記アド
レス配線１２にゲート電極４１が、前記データ配線１３
にドレイン電極４６がそれぞれ接続されたＴＦＴ１４が
形成されており、そして、このＴＦＴ１４のソース電極
４８は表示電極１５に接続されている。
【００２３】前記ＴＦＴ１４は、以下のように構成され
ている。基板１１上に前記アドレス配線１２から突出し
た形状のゲート電極４１と、このゲート電極４１を覆う
ゲート絶縁膜４２が形成されている。このゲート絶縁膜
４２の前記ゲート電極４１に対応する位置には、アモル
ファスシリコンからなる半導体膜４３が形成され、素子
領域が形成されている。半導体膜４３のチャンネル部に
は、窒化シリコンからなるブロッキング層４４が形成さ
れ、前記半導体膜４３の一方の側には不純物がドープさ
れた半導体からなるオーミック接合層４５を介してドレ
イン電極４６が形成され、このドレイン電極４６はデー
タ配線１３に接続している。前記半導体膜４３の他方の
側には、不純物がドープされた半導体からなるオーミッ
ク接合層４７を介してソース電極４８が形成され、この
ソース電極４８は透明導電膜からなる表示電極１５に接
続されている。そして更に、前記ＴＦＴ１４の上には、
保護膜４９が形成されている。なお、５０は画素領域で
ある。
ている。基板１１上に前記アドレス配線１２から突出し
た形状のゲート電極４１と、このゲート電極４１を覆う
ゲート絶縁膜４２が形成されている。このゲート絶縁膜
４２の前記ゲート電極４１に対応する位置には、アモル
ファスシリコンからなる半導体膜４３が形成され、素子
領域が形成されている。半導体膜４３のチャンネル部に
は、窒化シリコンからなるブロッキング層４４が形成さ
れ、前記半導体膜４３の一方の側には不純物がドープさ
れた半導体からなるオーミック接合層４５を介してドレ
イン電極４６が形成され、このドレイン電極４６はデー
タ配線１３に接続している。前記半導体膜４３の他方の
側には、不純物がドープされた半導体からなるオーミッ
ク接合層４７を介してソース電極４８が形成され、この
ソース電極４８は透明導電膜からなる表示電極１５に接
続されている。そして更に、前記ＴＦＴ１４の上には、
保護膜４９が形成されている。なお、５０は画素領域で
ある。
【００２４】アドレス配線１２とデータ配線１３とにそ
れぞれ交差させて配置した短絡用配線１８と、この短絡
用配線１８と前記アドレス配線１２及びデータ配線１３
との間に接続されるクロムシリサイドを抵抗体とする高
抵抗２端子素子１９は、図４及び図５に示すように構成
されている。すなわち、基板１１上に形成されたアドレ
ス配線１２を覆うゲート絶縁膜４２の上に不純物がノン
ドープのアモルファスシリコン（ａ−Ｓｉ）からなる島
状の半導体膜６１、この半導体膜６１上には不純物をド
ープ（リンを添加）した島状の半導体膜（ｎ+ ａ−Ｓ
ｉ）６２が形成され、その上にはクロムシリサイド層６
３ａが順次形成されている。
れぞれ交差させて配置した短絡用配線１８と、この短絡
用配線１８と前記アドレス配線１２及びデータ配線１３
との間に接続されるクロムシリサイドを抵抗体とする高
抵抗２端子素子１９は、図４及び図５に示すように構成
されている。すなわち、基板１１上に形成されたアドレ
ス配線１２を覆うゲート絶縁膜４２の上に不純物がノン
ドープのアモルファスシリコン（ａ−Ｓｉ）からなる島
状の半導体膜６１、この半導体膜６１上には不純物をド
ープ（リンを添加）した島状の半導体膜（ｎ+ ａ−Ｓ
ｉ）６２が形成され、その上にはクロムシリサイド層６
３ａが順次形成されている。
【００２５】このクロムシリサイド層６３ａの両端のＣ
ｒ層６３には接続導体６７，６８が形成され、一方のＣ
ｒ層６３はゲート絶縁膜４２に設けたコンタクト穴４２
ａを通して前記アドレス配線１２に接続され、他方のＣ
ｒ層６３はゲート絶縁膜４２に設けたコンタクト穴（図
示なし）を通して前記短絡用配線１８に接続導体６８で
接続され、これらのクロムシリサイドを抵抗体とする高
抵抗２端子素子領域は保護膜４９で覆われている。
ｒ層６３には接続導体６７，６８が形成され、一方のＣ
ｒ層６３はゲート絶縁膜４２に設けたコンタクト穴４２
ａを通して前記アドレス配線１２に接続され、他方のＣ
ｒ層６３はゲート絶縁膜４２に設けたコンタクト穴（図
示なし）を通して前記短絡用配線１８に接続導体６８で
接続され、これらのクロムシリサイドを抵抗体とする高
抵抗２端子素子領域は保護膜４９で覆われている。
【００２６】以下に、上述したＴＦＴアレイの製造方法
について、図６及び図７を参照して説明する。図６はＴ
ＦＴ部分の製造工程を、図７はクロムシリサイドを抵抗
体とする高抵抗２端子素子部分の製造工程を夫々工程順
に示している。まず、ガラス等の絶縁性透明基板１１の
上に、Ｃｒ，Ａｌ，Ｔａ，Ｔｉ，Ｗ等の金属又は合金薄
膜をスパッタ法により堆積し、選択エッチングを行っ
て、図６（Ａ）に示すゲート電極４１、図７（Ａ）に示
すアドレス配線１２、このアドレス配線１２と平行に配
設される下層のデータ配線接続部（以下、下層短絡用配
線という）とを形成する。
について、図６及び図７を参照して説明する。図６はＴ
ＦＴ部分の製造工程を、図７はクロムシリサイドを抵抗
体とする高抵抗２端子素子部分の製造工程を夫々工程順
に示している。まず、ガラス等の絶縁性透明基板１１の
上に、Ｃｒ，Ａｌ，Ｔａ，Ｔｉ，Ｗ等の金属又は合金薄
膜をスパッタ法により堆積し、選択エッチングを行っ
て、図６（Ａ）に示すゲート電極４１、図７（Ａ）に示
すアドレス配線１２、このアドレス配線１２と平行に配
設される下層のデータ配線接続部（以下、下層短絡用配
線という）とを形成する。
【００２７】次に、前記ゲート電極４１等が形成された
基板１１上にプラズマＣＶＤ法により、ゲート絶縁膜４
２となるシリコン窒化膜と、半導体膜４３となるアモル
ファスシリコン膜４３ａと、ブロッキング層４４となる
シリコン窒化膜との３層の薄膜を連続的に堆積し、最上
層のシリコン窒化膜の図６（Ｂ）に示すＴＦＴ１４のチ
ャンネル部に対応する部分と、アドレス配線１２と後述
する上層短絡用配線１８ｂとの交差部に対応する部分以
外の不要部分をエッチング除去し、夫々の部分にブロッ
キング層４４、及び交差部絶縁膜２１（図４参照）を夫
々形成する。
基板１１上にプラズマＣＶＤ法により、ゲート絶縁膜４
２となるシリコン窒化膜と、半導体膜４３となるアモル
ファスシリコン膜４３ａと、ブロッキング層４４となる
シリコン窒化膜との３層の薄膜を連続的に堆積し、最上
層のシリコン窒化膜の図６（Ｂ）に示すＴＦＴ１４のチ
ャンネル部に対応する部分と、アドレス配線１２と後述
する上層短絡用配線１８ｂとの交差部に対応する部分以
外の不要部分をエッチング除去し、夫々の部分にブロッ
キング層４４、及び交差部絶縁膜２１（図４参照）を夫
々形成する。
【００２８】前記基板１１上の前記ブロッキング層４４
等が形成されたアモルファスシリコン膜の上方全面に、
プラズマＣＶＤ法によりオーミック接合層４５，４７，
６２となる不純物を添加したアモルファスシリコン層を
形成すると共に、連続してスパッタ法により、Ｃｒ層を
順次堆積する。その後、ＴＦＴ１４の素子領域及び２端
子素子の素子領域以外の部分の前記Ｃｒ層、前記不純物
をドープしたアモルファスシリコン層、及び不純物をノ
ンドープのアモルファスシリコン膜を連続してエッチン
グ除去すると共に、前記ＴＦＴ１４のブロッキング層４
４上の前記金属薄膜と前記不純物がドープされたアモル
ファスシリコン層をエッチング除去して、図６（Ｃ）及
び図７（Ｃ）に示すように、ＴＦＴ１４のソース電極４
８とドレイン電極４６、及び２端子素子領域９２（図４
参照）がそれぞれ形成される。すなわち、Ｃｒ層６３と
不純物をドープしたアモルファスシリコン層（ｎ+ ａ−
Ｓｉ）６２の上にＣｒ層６３を成膜した時に、これらの
界面にクロムシリサイド層６３ａが形成される。
等が形成されたアモルファスシリコン膜の上方全面に、
プラズマＣＶＤ法によりオーミック接合層４５，４７，
６２となる不純物を添加したアモルファスシリコン層を
形成すると共に、連続してスパッタ法により、Ｃｒ層を
順次堆積する。その後、ＴＦＴ１４の素子領域及び２端
子素子の素子領域以外の部分の前記Ｃｒ層、前記不純物
をドープしたアモルファスシリコン層、及び不純物をノ
ンドープのアモルファスシリコン膜を連続してエッチン
グ除去すると共に、前記ＴＦＴ１４のブロッキング層４
４上の前記金属薄膜と前記不純物がドープされたアモル
ファスシリコン層をエッチング除去して、図６（Ｃ）及
び図７（Ｃ）に示すように、ＴＦＴ１４のソース電極４
８とドレイン電極４６、及び２端子素子領域９２（図４
参照）がそれぞれ形成される。すなわち、Ｃｒ層６３と
不純物をドープしたアモルファスシリコン層（ｎ+ ａ−
Ｓｉ）６２の上にＣｒ層６３を成膜した時に、これらの
界面にクロムシリサイド層６３ａが形成される。
【００２９】次いで、基板１１上のＴＦＴ１４、２端子
素子領域９２及びゲート絶縁膜４２上にＩＴＯ等の透明
導電性薄膜を堆積し、この透明導電性薄膜をエッチング
して図６（Ｄ）に示すように前記ＴＦＴ１４のソース電
極４８に接続された表示電極１５を形成し、続けて前記
アドレス配線１２を駆動回路に接続するための前記アド
レス配線１２の接続端子１６上のシリコン窒化膜、図７
（Ｄ）に示すようにアドレス配線１２上のシリコン窒化
膜にコンタクト穴４２ａを形成する。
素子領域９２及びゲート絶縁膜４２上にＩＴＯ等の透明
導電性薄膜を堆積し、この透明導電性薄膜をエッチング
して図６（Ｄ）に示すように前記ＴＦＴ１４のソース電
極４８に接続された表示電極１５を形成し、続けて前記
アドレス配線１２を駆動回路に接続するための前記アド
レス配線１２の接続端子１６上のシリコン窒化膜、図７
（Ｄ）に示すようにアドレス配線１２上のシリコン窒化
膜にコンタクト穴４２ａを形成する。
【００３０】その後、ＴＦＴ１４の上方にスパッタ法に
より、Ａｌ，Ｔｉ，Ｍｏ，Ｃｒ等の金属又は合金薄膜、
或いはそれらの金属膜の複数膜からなる導電膜を堆積
し、エッチングして図６（Ｅ）に示すデータ配線１３が
形成される。同時に図７（Ｅ）に示すように、２端子素
子領域９２上のＣｒ層６３をエッチング除去することに
より、クロムシリサイドを用いた高抵抗２端子素子が形
成され、またアドレス配線１２と２端子素子領域９２と
を接続する接続導体６７，６８とが形成される。
より、Ａｌ，Ｔｉ，Ｍｏ，Ｃｒ等の金属又は合金薄膜、
或いはそれらの金属膜の複数膜からなる導電膜を堆積
し、エッチングして図６（Ｅ）に示すデータ配線１３が
形成される。同時に図７（Ｅ）に示すように、２端子素
子領域９２上のＣｒ層６３をエッチング除去することに
より、クロムシリサイドを用いた高抵抗２端子素子が形
成され、またアドレス配線１２と２端子素子領域９２と
を接続する接続導体６７，６８とが形成される。
【００３１】この工程で、２端子接続素子の接続導体６
７と６８との間に露出しているＣｒ層６３ｂのエッチン
グは、硝酸セリウムアンモニウム水溶液等のエッチャン
トを用いて行われ、このエッチャントにより、表面のＣ
ｒ層６３ｂだけが除去され、クロムシリサイド層６３ａ
が残存し、クロムシリサイドを抵抗体とする高抵抗２端
子素子１９を得ることができる。
７と６８との間に露出しているＣｒ層６３ｂのエッチン
グは、硝酸セリウムアンモニウム水溶液等のエッチャン
トを用いて行われ、このエッチャントにより、表面のＣ
ｒ層６３ｂだけが除去され、クロムシリサイド層６３ａ
が残存し、クロムシリサイドを抵抗体とする高抵抗２端
子素子１９を得ることができる。
【００３２】この工程により、ＴＦＴ１４は、ドレイン
電極４６がデータ配線１３に接続され、そのデータ配線
１３は、下層短絡用配線１８ａと交差する部分でクロム
シリサイドを抵抗体とする高抵抗２端子素子１９の一方
の電極に接続され、他方の電極は下層短絡用配線１８ａ
に接続される。また、アドレス配線１２と上層短絡用配
線１８ｂとの交差部に配置されたクロムシリサイドを抵
抗体とする高抵抗２端子素子１９は、その一方の電極が
上層短絡用配線１８ｂに接続される。更に、上層短絡用
配線１８ｂは下層短絡用配線１８ａ上のシリコン窒化膜
に形成されたコンタクト穴（図示なし）を通じてこの下
層短絡用配線１８ａに接続され、アドレス配線１２とは
ゲート絶縁膜４２を形成するためのシリコン窒化膜、ア
モルファスシリコン膜４３ａ、及びＴＦＴ１４のブロッ
キング層４４を形成するためのシリコン窒化膜とにより
絶縁されている。
電極４６がデータ配線１３に接続され、そのデータ配線
１３は、下層短絡用配線１８ａと交差する部分でクロム
シリサイドを抵抗体とする高抵抗２端子素子１９の一方
の電極に接続され、他方の電極は下層短絡用配線１８ａ
に接続される。また、アドレス配線１２と上層短絡用配
線１８ｂとの交差部に配置されたクロムシリサイドを抵
抗体とする高抵抗２端子素子１９は、その一方の電極が
上層短絡用配線１８ｂに接続される。更に、上層短絡用
配線１８ｂは下層短絡用配線１８ａ上のシリコン窒化膜
に形成されたコンタクト穴（図示なし）を通じてこの下
層短絡用配線１８ａに接続され、アドレス配線１２とは
ゲート絶縁膜４２を形成するためのシリコン窒化膜、ア
モルファスシリコン膜４３ａ、及びＴＦＴ１４のブロッ
キング層４４を形成するためのシリコン窒化膜とにより
絶縁されている。
【００３３】最後に、プラズマＣＶＤ法により保護膜４
９となるシリコン窒化膜を基板上の全面に堆積した後エ
ッチングすることにより、図３及び図５に示すように、
駆動回路に接続するためにアドレス配線１２及びデータ
配線１３の端部に形成された接続端子部、及び表示電極
１５上の画素領域５０に対応する部分の前記シリコン窒
化膜を除去して保護膜４９が形成される。
９となるシリコン窒化膜を基板上の全面に堆積した後エ
ッチングすることにより、図３及び図５に示すように、
駆動回路に接続するためにアドレス配線１２及びデータ
配線１３の端部に形成された接続端子部、及び表示電極
１５上の画素領域５０に対応する部分の前記シリコン窒
化膜を除去して保護膜４９が形成される。
【００３４】上述したように、この実施例のＴＦＴアレ
イは、基板上に形成されるＴＦＴ１４とこのＴＦＴ１４
を接続するアドレス配線１２、データ配線１３、及びこ
れらの配線間を接続するクロムシリサイドを抵抗体とす
る高抵抗２端子素子１９とが、ＴＦＴ１４を形成する工
程中に何ら特別な膜を形成することなく、ＴＦＴ１４を
形成するための薄膜とそのエッチング工程により順次形
成される。
イは、基板上に形成されるＴＦＴ１４とこのＴＦＴ１４
を接続するアドレス配線１２、データ配線１３、及びこ
れらの配線間を接続するクロムシリサイドを抵抗体とす
る高抵抗２端子素子１９とが、ＴＦＴ１４を形成する工
程中に何ら特別な膜を形成することなく、ＴＦＴ１４を
形成するための薄膜とそのエッチング工程により順次形
成される。
【００３５】したがって、クロムシリサイドを抵抗体と
する高抵抗２端子素子１９を形成するための工程が増加
することなく、クロムシリサイドを抵抗体とする高抵抗
２端子素子１９を備えたＴＦＴアレイを容易に製造する
ことができる。なお、上述した実施例では、ゲート電極
４１及びアドレス配線１２を、Ｃｒ，Ａｌ，Ｔａ，Ｔ
ｉ，Ｗ等の金属又は合金膜で形成した場合について述べ
たが、このゲート電極４１及びアドレス配線１２はこれ
に限ることなく、前記金属等の複数を順次堆積させて形
成した積層膜を用いてもよく、また、これらのゲート電
極４１及びアドレス配線１２の絶縁性を向上させるため
に、表面を部分的に、あるいは全面を陽極酸化、熱酸化
等によって酸化しても良い。
する高抵抗２端子素子１９を形成するための工程が増加
することなく、クロムシリサイドを抵抗体とする高抵抗
２端子素子１９を備えたＴＦＴアレイを容易に製造する
ことができる。なお、上述した実施例では、ゲート電極
４１及びアドレス配線１２を、Ｃｒ，Ａｌ，Ｔａ，Ｔ
ｉ，Ｗ等の金属又は合金膜で形成した場合について述べ
たが、このゲート電極４１及びアドレス配線１２はこれ
に限ることなく、前記金属等の複数を順次堆積させて形
成した積層膜を用いてもよく、また、これらのゲート電
極４１及びアドレス配線１２の絶縁性を向上させるため
に、表面を部分的に、あるいは全面を陽極酸化、熱酸化
等によって酸化しても良い。
【００３６】図８は本発明の第２の実施例を示すＴＦＴ
アレイの等価回路図である。この図に示すように、透明
絶縁性基板７１上に行方向と列方向に夫々複数のアドレ
ス配線（ゲート配線）７２と、データ配線（ドレイン配
線）７３とが互いに直角に交差するように配列され、こ
れらのアドレス配線７２とデータ配線７３との交差部に
夫々ゲート電極がアドレス配線７２と、ドレイン電極が
データ配線７３に接続されたＴＦＴ７４が複数配列さ
れ、このＴＦＴ７４のソース電極に接続された液晶画素
７５がマトリックス状に複数配列形成されている。
アレイの等価回路図である。この図に示すように、透明
絶縁性基板７１上に行方向と列方向に夫々複数のアドレ
ス配線（ゲート配線）７２と、データ配線（ドレイン配
線）７３とが互いに直角に交差するように配列され、こ
れらのアドレス配線７２とデータ配線７３との交差部に
夫々ゲート電極がアドレス配線７２と、ドレイン電極が
データ配線７３に接続されたＴＦＴ７４が複数配列さ
れ、このＴＦＴ７４のソース電極に接続された液晶画素
７５がマトリックス状に複数配列形成されている。
【００３７】これらの液晶画素７５の外周部を囲むよう
に、隣接するアドレス配線７２間と隣接するデータ配線
７３間をクロムシリサイドを抵抗体とする高抵抗２端子
素子７７で順次接続している。つまり、アドレス配線７
２にはアドレス配線の形成と同時に形成される接続端子
７８が形成され、データ配線７３にはデータ配線の形成
と同時に形成される接続端子７９が形成されており、そ
れらの接続端子７８と７９それぞれの間には前記した工
程で形成されるクロムシリサイドを抵抗体とする高抵抗
２端子素子７７が配置され、これらの高抵抗２端子素子
７７の両端は、それぞれ接続導体７６により、互いに隣
接するそれぞれの接続端子７８，７９及び接続端子７８
と７９とに接続される。
に、隣接するアドレス配線７２間と隣接するデータ配線
７３間をクロムシリサイドを抵抗体とする高抵抗２端子
素子７７で順次接続している。つまり、アドレス配線７
２にはアドレス配線の形成と同時に形成される接続端子
７８が形成され、データ配線７３にはデータ配線の形成
と同時に形成される接続端子７９が形成されており、そ
れらの接続端子７８と７９それぞれの間には前記した工
程で形成されるクロムシリサイドを抵抗体とする高抵抗
２端子素子７７が配置され、これらの高抵抗２端子素子
７７の両端は、それぞれ接続導体７６により、互いに隣
接するそれぞれの接続端子７８，７９及び接続端子７８
と７９とに接続される。
【００３８】このように、この実施例では、第１実施例
に形成した短絡用配線１８に代えて、隣接するアドレス
配線７２間と隣接するデータ配線７３間をクロムシリサ
イドを抵抗体とする高抵抗２端子素子７７で順次接続
し、表示電極が配列された表示領域の外側を囲む構造を
有する。この実施例における隣接するアドレス配線７２
間、隣接するデータ配線７３間をクロムシリサイドを抵
抗体とする高抵抗２端子素子７７で接続した構造を得る
にはマスクパターンが変更されるだけで、製造工程とし
ては前記した第１の実施例と同一である。
に形成した短絡用配線１８に代えて、隣接するアドレス
配線７２間と隣接するデータ配線７３間をクロムシリサ
イドを抵抗体とする高抵抗２端子素子７７で順次接続
し、表示電極が配列された表示領域の外側を囲む構造を
有する。この実施例における隣接するアドレス配線７２
間、隣接するデータ配線７３間をクロムシリサイドを抵
抗体とする高抵抗２端子素子７７で接続した構造を得る
にはマスクパターンが変更されるだけで、製造工程とし
ては前記した第１の実施例と同一である。
【００３９】ここで、高抵抗２端子素子７７は不純物を
ドープした半導体膜（ｎ+ ａ−Ｓｉ膜）上にＣｒ層を成
膜し、両者の界面にクロムシリサイドを形成した後、表
面のＣｒ層だけをエッチング除去して、クロムシリサイ
ドからなる抵抗体を形成することにより得られる〔図７
（Ｃ）〜（Ｅ）参照〕。したがって、実施例としてあげ
たＴＦＴと異なった構造のＴＦＴであっても、ｎ+ ａ−
Ｓｉ膜上にＣｒ層を成膜する工程を含む構造であれば、
当然接続素子をＴＦＴアレイと同時に形成することがで
きる。
ドープした半導体膜（ｎ+ ａ−Ｓｉ膜）上にＣｒ層を成
膜し、両者の界面にクロムシリサイドを形成した後、表
面のＣｒ層だけをエッチング除去して、クロムシリサイ
ドからなる抵抗体を形成することにより得られる〔図７
（Ｃ）〜（Ｅ）参照〕。したがって、実施例としてあげ
たＴＦＴと異なった構造のＴＦＴであっても、ｎ+ ａ−
Ｓｉ膜上にＣｒ層を成膜する工程を含む構造であれば、
当然接続素子をＴＦＴアレイと同時に形成することがで
きる。
【００４０】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００４１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下に示すような効果を奏することができる。
表示電極が配列された表示領域の外側にこの表示領域を
囲むように短絡用配線１８が形成され、この短絡用配線
１８と前記複数のアドレス配線１２及び前記複数のデー
タ配線１３とが、クロムシリサイドを抵抗体とする高抵
抗２端子素子１９でそれぞれ接続されているので、外部
ショートリングを切断除去した後のＴＦＴアレイに、ア
ドレス配線１２と前記データ配線１３のいずれかに静電
気による高電圧が印加されたときには、大きな電流が流
れて実質的な短絡状態になって同一電位になり、両配線
間の絶縁破壊及びゲート電極４１とドレイン電極４６間
等の絶縁不良によるＴＦＴ特性の劣化等の欠陥の発生を
防止することができる。
よれば、以下に示すような効果を奏することができる。
表示電極が配列された表示領域の外側にこの表示領域を
囲むように短絡用配線１８が形成され、この短絡用配線
１８と前記複数のアドレス配線１２及び前記複数のデー
タ配線１３とが、クロムシリサイドを抵抗体とする高抵
抗２端子素子１９でそれぞれ接続されているので、外部
ショートリングを切断除去した後のＴＦＴアレイに、ア
ドレス配線１２と前記データ配線１３のいずれかに静電
気による高電圧が印加されたときには、大きな電流が流
れて実質的な短絡状態になって同一電位になり、両配線
間の絶縁破壊及びゲート電極４１とドレイン電極４６間
等の絶縁不良によるＴＦＴ特性の劣化等の欠陥の発生を
防止することができる。
【００４２】しかも、通常の駆動電圧では前記高抵抗２
端子素子抵抗が充分高く、アドレス配線間、データ配線
間及びアドレス配線とデータ配線間に流れる漏れ電流は
微小電流であるので、各表示電極１５に印加するデータ
信号には何ら影響を与えることがなく、鮮明な画像を表
示することができる。また、基板上にＴＦＴ１４を形成
する工程中で、パターニング用のマスク及び工程を増や
すことなく、クロムシリサイドを抵抗体とする高抵抗２
端子素子１９を形成することができる。
端子素子抵抗が充分高く、アドレス配線間、データ配線
間及びアドレス配線とデータ配線間に流れる漏れ電流は
微小電流であるので、各表示電極１５に印加するデータ
信号には何ら影響を与えることがなく、鮮明な画像を表
示することができる。また、基板上にＴＦＴ１４を形成
する工程中で、パターニング用のマスク及び工程を増や
すことなく、クロムシリサイドを抵抗体とする高抵抗２
端子素子１９を形成することができる。
【００４３】また、短絡用配線１８に代えて、表示電極
が配列された表示領域の外側にその表示領域の外周部を
囲むように、隣接するアドレス配線７２間と隣接するデ
ータ配線７３間をクロムシリサイドを抵抗体とする高抵
抗２端子素子７７で順次接続するように構成することに
より、上記と同様の作用効果を生じることができるとと
もに、高抵抗２端子素子の実装を容易にすることができ
る。
が配列された表示領域の外側にその表示領域の外周部を
囲むように、隣接するアドレス配線７２間と隣接するデ
ータ配線７３間をクロムシリサイドを抵抗体とする高抵
抗２端子素子７７で順次接続するように構成することに
より、上記と同様の作用効果を生じることができるとと
もに、高抵抗２端子素子の実装を容易にすることができ
る。
【００４４】特に、本発明の高抵抗２端子素子として用
いられる不純物をドープした半導体膜（ｎ+ ａ−Ｓｉ
膜）とＣｒ層の界面に形成されるクロムシリサイドのシ
ート抵抗は、ｎ+ ａ−Ｓｉ膜上にＣｒを堆積してからエ
ッチング除去するまでの熱履歴によって変化するが、約
２０ｋΩ／□であり、従来から用いられている金属Ｃｒ
の２０Ω／□と、ｎ+ ａ−Ｓｉの４００ＭΩ／□との中
間的な値である。よって、高抵抗２端子素子の適当な抵
抗値を得るために素子領域が大きくなることがなく、ま
た、微細なパターンを形成することもない。したがっ
て、上記高抵抗２端子素子は、基板上に同時に形成され
るＴＦＴとほぼ同様の大きさで、かつＴＦＴの製造工程
中で形成することができる。
いられる不純物をドープした半導体膜（ｎ+ ａ−Ｓｉ
膜）とＣｒ層の界面に形成されるクロムシリサイドのシ
ート抵抗は、ｎ+ ａ−Ｓｉ膜上にＣｒを堆積してからエ
ッチング除去するまでの熱履歴によって変化するが、約
２０ｋΩ／□であり、従来から用いられている金属Ｃｒ
の２０Ω／□と、ｎ+ ａ−Ｓｉの４００ＭΩ／□との中
間的な値である。よって、高抵抗２端子素子の適当な抵
抗値を得るために素子領域が大きくなることがなく、ま
た、微細なパターンを形成することもない。したがっ
て、上記高抵抗２端子素子は、基板上に同時に形成され
るＴＦＴとほぼ同様の大きさで、かつＴＦＴの製造工程
中で形成することができる。
【００４５】したがって、液晶表示装置組み立て工程中
に発生した静電気で、配線の１本に高電圧が印加された
としても、接続素子と短絡用配線を通して全てのアドレ
ス配線、データ配線に電流が流れ、全てのＴＦＴのゲー
ト電極、ドレイン電極はただちに同電位に保たれる。し
たがって、静電気が原因で起こるアドレス線とデータ線
の交差部の絶縁破壊やＴＦＴの閾値電圧の変動等による
液晶表示装置の表示欠陥が発生することなく、歩留まり
の向上を図ることができる。
に発生した静電気で、配線の１本に高電圧が印加された
としても、接続素子と短絡用配線を通して全てのアドレ
ス配線、データ配線に電流が流れ、全てのＴＦＴのゲー
ト電極、ドレイン電極はただちに同電位に保たれる。し
たがって、静電気が原因で起こるアドレス線とデータ線
の交差部の絶縁破壊やＴＦＴの閾値電圧の変動等による
液晶表示装置の表示欠陥が発生することなく、歩留まり
の向上を図ることができる。
【００４６】一方、液晶表示装置を駆動するにあたって
は、本発明のクロムシリサイドを抵抗体とする高抵抗２
端子素子は十分高い抵抗を示すため、表示画像に悪影響
を与える恐れはない。また、配線の断線及びショートを
電気的に一括して検査することができ、また、画面内部
のＴＦＴ特性を容易に測定することができる。
は、本発明のクロムシリサイドを抵抗体とする高抵抗２
端子素子は十分高い抵抗を示すため、表示画像に悪影響
を与える恐れはない。また、配線の断線及びショートを
電気的に一括して検査することができ、また、画面内部
のＴＦＴ特性を容易に測定することができる。
【図１】本発明の第１の実施例を示すＴＦＴアレイの等
価回路図である。
価回路図である。
【図２】図１のＴＦＴアレイにおける画素部分を拡大し
て示す平面図である。
て示す平面図である。
【図３】図２のＴＦＴ構造をＡ−Ａ線で切断して示す断
面図である。
面図である。
【図４】図１のＴＦＴアレイにおけるクロムシリサイド
を抵抗体とする高抵抗２端子素子部分を拡大して示す平
面図である。
を抵抗体とする高抵抗２端子素子部分を拡大して示す平
面図である。
【図５】図４のクロムシリサイドを抵抗体とする高抵抗
２端子素子構造をＢ−Ｂ線で切断して示す断面図であ
る。
２端子素子構造をＢ−Ｂ線で切断して示す断面図であ
る。
【図６】図１に示した第１実施例のＴＦＴアレイにおけ
るＴＦＴ部分の製造工程図で、（Ａ）及至（Ｅ）はそれ
ぞれ各製造工程を示す断面図である。
るＴＦＴ部分の製造工程図で、（Ａ）及至（Ｅ）はそれ
ぞれ各製造工程を示す断面図である。
【図７】図１に示した第１実施例のＴＦＴアレイにおけ
るクロムシリサイドを抵抗体とする高抵抗２端子素子部
分の製造工程図で、（Ａ）及至（Ｅ）はそれぞれ各製造
工程を示す断面図である。
るクロムシリサイドを抵抗体とする高抵抗２端子素子部
分の製造工程図で、（Ａ）及至（Ｅ）はそれぞれ各製造
工程を示す断面図である。
【図８】本発明の第２の実施例を示すＴＦＴアレイの等
価回路図である。
価回路図である。
【図９】従来のＴＦＴアレイを示す等価回路図である。
１１，７１ 絶縁性透明基板 １２，７２ アドレス配線 １３，７３ データ配線 １４，７４ ＴＦＴ １５ 表示電極 １８ 短絡用配線 １８ａ データ配線接続部 １８ｂ アドレス配線接続部 １９，７７ クロムシリサイドを抵抗体とする高抵抗
２端子素子 ２１ 交差部絶縁膜 ４１ ゲート電極 ４２ ゲート絶縁膜 ４２ａ コンタクト穴 ４３，４３ａ 半導体膜（アモルファスシリコン膜） ４４ ブロッキング層 ４５，４７ 不純物がドープされた半導体からなるオ
ーミック接合層 ４６ ドレイン電極 ４８ ソース電極 ４９ 保護膜 ５０ 画素領域 ６１ 島状の半導体膜（アモルファスシリコン） ６２ 不純物をドープ（リンを添加）した島状の半導
体膜（ｎ+ ａ−Ｓｉ） ６３，６３ｂ Ｃｒ層 ６３ａ クロムシリサイド層 ６７，６８ 接続導体 ７５ 液晶画素 ７８，７９ 接続端子
２端子素子 ２１ 交差部絶縁膜 ４１ ゲート電極 ４２ ゲート絶縁膜 ４２ａ コンタクト穴 ４３，４３ａ 半導体膜（アモルファスシリコン膜） ４４ ブロッキング層 ４５，４７ 不純物がドープされた半導体からなるオ
ーミック接合層 ４６ ドレイン電極 ４８ ソース電極 ４９ 保護膜 ５０ 画素領域 ６１ 島状の半導体膜（アモルファスシリコン） ６２ 不純物をドープ（リンを添加）した島状の半導
体膜（ｎ+ ａ−Ｓｉ） ６３，６３ｂ Ｃｒ層 ６３ａ クロムシリサイド層 ６７，６８ 接続導体 ７５ 液晶画素 ７８，７９ 接続端子
Claims (6)
- 【請求項１】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと該薄膜トランジスタのソース電極とドレイン電極
との何れか一方に接続された表示電極とがマトリックス
状に複数配列され、前記薄膜トランジスタのゲート電極
に前記アドレス配線が、ソース電極とドレイン電極の他
方にデータ配線が夫々接続された薄膜トランジスタアレ
イにおいて、 前記表示電極が配列された表示領域の外側に短絡用配線
を有し、該短絡用配線と前記複数のアドレス配線及び複
数のデータ配線がクロムシリサイドを抵抗体とする高抵
抗２端子素子で接続されていることを特徴とする薄膜ト
ランジスタアレイ。 - 【請求項２】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと該薄膜トランジスタのソース電極とドレイン電極
との何れか一方に接続された表示電極とがマトリックス
状に複数配列され、前記薄膜トランジスタのゲート電極
に前記アドレス配線が、ソース電極とドレイン電極の他
方にデータ配線が夫々接続された薄膜トランジスタアレ
イにおいて、 前記隣接するアドレス配線間及び隣接するデータ配線間
がクロムシリサイドを抵抗体とする高抵抗２端子素子で
順次接続されていることを特徴とする薄膜トランジスタ
アレイ。 - 【請求項３】 ２端子素子は島状に形成された半導体膜
及びその両端に形成されたオーミック接合層を有するク
ロムシリサイド層と前記オーミック接合層に接続された
接続導体とからなることを特徴とする請求項１又は２記
載の薄膜トランジスタアレイ。 - 【請求項４】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと該薄膜トランジスタのソース電極とドレイン電極
との何れか一方に接続された表示電極とがマトリックス
状に複数配列され、前記薄膜トランジスタのゲート電極
に前記アドレス配線が、ソース電極とドレイン電極の他
方にデータ配線が夫々接続された薄膜トランジスタアレ
イの製造方法において、（ａ）絶縁性透明基板上に、ア
ドレス配線とデータ配線との交差部の夫々の近傍に配列
され、Ｃｒからなるドレイン電極とソース電極の一方に
表示電極が接続された薄膜トランジスタと、該薄膜トラ
ンジスタのゲート電極を接続するアドレス配線と、前記
表示電極が配列された領域の外側に配列された短絡用配
線のアドレス配線接続部とを形成する第１の工程と、
（ｂ）前記短絡用配線とアドレス配線及びデータ配線の
交差部の近傍にクロムシリサイドを抵抗体とする高抵抗
２端子素子を形成する第２の工程と、（ｃ）前記薄膜ト
ランジスタのソース電極とドレイン電極の他方の電極に
接続させたデータ配線と、前記第１の工程で形成したア
ドレス配線接続部と接続させて短絡用配線のデータ配線
接続部を形成すると共に、前記第２端子素子の一方の端
子を前記短絡用配線に、他方の端子をアドレス配線又は
データ配線に夫々接続する第３の工程とを備えたことを
特徴とする薄膜トランジスタアレイの製造方法。 - 【請求項５】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと該薄膜トランジスタのソース電極とドレイン電極
との何れか一方に接続された表示電極とがマトリックス
状に複数配列され、前記薄膜トランジスタのゲート電極
に前記アドレス配線が、ソース電極とドレイン電極の他
方にデータ配線が夫々接続された薄膜トランジスタアレ
イの製造方法において、（ａ）絶縁性透明基板上に、ア
ドレス配線とデータ配線との交差部の夫々の近傍に配列
され、Ｃｒからなるドレイン電極とソース電極の一方に
表示電極が接続された薄膜トランジスタと、該薄膜トラ
ンジスタのゲート電極を接続するアドレス配線と、前記
表示電極が配列された領域の外側に前記アドレス配線に
接続される接続端子とデータ配線に接続される接続端子
とを形成する第１の工程と、（ｂ）前記隣接するアドレ
ス配線と前記隣接するデータ配線の少なくとも一方の配
線間に接続されたクロムシリサイドを抵抗体とする高抵
抗２端子素子を形成する第２の工程とを備えたことを特
徴とする薄膜トランジスタアレイの製造方法。 - 【請求項６】 薄膜トランジスタとクロムシリサイドを
抵抗体とする高抵抗２端子素子を形成する工程は、薄膜
トランジスタのゲート絶縁層を形成した後、該ゲート絶
縁層上に薄膜トランジスタ用の半導体膜の上にＣｒ層を
形成して、該半導体膜と該Ｃｒ層との界面にクロムシリ
サイド層を形成する工程と、前記Ｃｒ層の両端部を残
し、前記クロムシリサイド層の表面のＣｒ層をエッチン
グする工程とを備えていることを特徴とする請求項４記
載の薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34760492A JP3101109B2 (ja) | 1992-12-28 | 1992-12-28 | 薄膜トランジスタアレイ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34760492A JP3101109B2 (ja) | 1992-12-28 | 1992-12-28 | 薄膜トランジスタアレイ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06202150A true JPH06202150A (ja) | 1994-07-22 |
| JP3101109B2 JP3101109B2 (ja) | 2000-10-23 |
Family
ID=18391345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34760492A Expired - Fee Related JP3101109B2 (ja) | 1992-12-28 | 1992-12-28 | 薄膜トランジスタアレイ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3101109B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08248430A (ja) * | 1995-03-15 | 1996-09-27 | Sony Corp | 液晶表示装置，液晶表示装置の基板およびその基板の分割方法 |
| JP2000148044A (ja) * | 1998-08-31 | 2000-05-26 | Canon Inc | 半導体装置 |
| JP2000155339A (ja) * | 1998-11-24 | 2000-06-06 | Casio Comput Co Ltd | 表示パネル及びその製造方法 |
-
1992
- 1992-12-28 JP JP34760492A patent/JP3101109B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08248430A (ja) * | 1995-03-15 | 1996-09-27 | Sony Corp | 液晶表示装置，液晶表示装置の基板およびその基板の分割方法 |
| JP2000148044A (ja) * | 1998-08-31 | 2000-05-26 | Canon Inc | 半導体装置 |
| US7888680B2 (en) | 1998-08-31 | 2011-02-15 | Canon Kabushiki Kaisha | Semiconductor device |
| JP4632383B2 (ja) * | 1998-08-31 | 2011-02-16 | キヤノン株式会社 | 光電変換装置に用いられる半導体装置 |
| JP2000155339A (ja) * | 1998-11-24 | 2000-06-06 | Casio Comput Co Ltd | 表示パネル及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3101109B2 (ja) | 2000-10-23 |
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