JPH06198945A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、パルス幅変調回路において、制御パ
ルスよりも細い出力パルスを発生することができるよう
する。 【構成】任意のパルス幅の出力パルスを出力するラツチ
手段にセツトパルス優先モードとリセツトパルス優先モ
ードを設け、２つのモードを遅延手段に入力される制御
パルスの周期に当たる一定周期の所定期間を境に切り換
える。これによりラツチ手段を制御する制御パルスがほ
とんど同時期にセツト入力端及びリセツト入力端に入力
される場合にも優先順位が高い方の入力端を優先してラ
ツチ手段が不定状態になるおそれを回避することができ
る。この結果、セツトパルスが立ち上がつている間にリ
セツトパルスが立ち上がる場合にも速やかに出力パルス
を立ち下げることができる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図１、図３〜図５） 作用（図２、図６〜図８） 実施例（図１〜図８） （１）第１の実施例（図１〜図８） （１−１）実施例の全体構成（図１及び図２） （１−２）優先順位選択機能付きＲＳ−ＦＦ回路の構成
（図３〜図５） （１−３）実施例の動作及び効果（図６〜図８） （２）他の実施例 発明の効果

【０００２】

【産業上の利用分野】本発明はパルス幅変調回路に関
し、例えば文字や図形をレーザパルスのパルス幅を可変
することにより印字するいわゆるレーザビームプリンタ
のレーザパルス発生回路に適用して好適なものである。

【０００３】

【従来の技術】今日、文字や図形を高品質かつ高速に印
字することができる印字装置としてレーザビームプリン
タの重要性が高まつてきている。このレーザビームプリ
ンタは文字や図形に対応する出力情報をレーザ光によつ
て光導電体ドラムに書き込み、当該光導電体ドラムに書
き込まれた画像を電子写真方式によつて印刷するため、
レーザ光のパルス幅を印字したい情報に即して制御する
技術がレーザビームプリンタを実現する上で重要な技術
の一つになつている。

【０００４】このようなレーザ光のパルス幅制御手段と
しては、従来より各種のパルス幅変調回路が提案されて
いるが、出力パルスをリセツトセツト−フリツプフロツ
プ回路（以下ＲＳ−ＦＦ回路という）を用いて発生する
ものが提案されている（特願平4-210819号）。

【０００５】

【発明が解決しようとする課題】ところでこのようにＲ
Ｓ−ＦＦ回路を用いたパルス幅変調回路をデイジタル複
写機やレーザビームプリンタに用いる場合、階調度をよ
り忠実に再現しようとすると、制御パルスのパルス幅よ
りも細い出力パルスを発生させたり、わずかな隙間を介
して連続する２つの出力パルスを発生させることが問題
となる。

【０００６】すなわちＲＳ−ＦＦ回路に入力されるセツ
トパルスやリセツトパルスのパルス幅よりも細い出力パ
ルスを発生しようとすると、セツトパルス及びリセツト
パルスがともに「Ｈ」レベルとなる期間が重複し、ＲＳ
−ＦＦ回路に正常な動作を期待できない問題があつた。

【０００７】また同様に、幅広の出力パルスを連続して
発生しようとすると、現在のパルス周期と次のパルス周
期のつなぎ部分においてリセツトパルスとセツトパルス
が「Ｈ」レベルとなる期間が重複し、ＲＳ−ＦＦ回路に
正常な動作を期待できない問題があつた。このため２つ
の出力パルスのつなぎ部分で画質が劣化するおそれがあ
つた。

【０００８】そこでセツトパルスとリセツトパルスのい
ずれか一方に優先順位を付けることも考えられるが、パ
ルス幅の細い出力パルスは発生できても隣接する出力パ
ルスのつなぎ部分で階調が劣化したり、隣接する出力パ
ルスのつなぎ部分は正常に出力できても細い出力パルス
は発生できなかつたり、先の問題を同時に解決すること
はできなかつた。

【０００９】本発明は以上の点を考慮してなされたもの
で、従来に比して簡易な構成により制御パルスよりも細
い出力パルスを発生することができるパルス幅変調回路
を提案しようとするものである。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、一定周期Ｔごと入力される制御パ
ルスＣＬＫＰを遅延手段３、４を介して任意の時間遅延
し、遅延された制御パルスＳ１、Ｓ２をラツチ手段５の
セツト入力端及びリセツト入力端にそれぞれ入力し、当
該セツト入力端及びリセツト入力端に入力された制御パ
ルスＳ１、Ｓ２に基づいてラツチ手段より出力される出
力パルスＰＷＭOUT のパルス幅を変調するパルス幅変調
回路において、ラツチ手段５は、一定周期Ｔのうちの所
定期間、セツト入力端に入力される制御パルスＳ１をリ
セツト入力端に入力される制御パルスＳ２に対して優先
させるセツトパルス優先モード（Ｓ６＝「Ｌ」）と、一
定周期Ｔのうち所定期間を除く期間、リセツト入力端に
入力される制御パルスＳ２をセツト入力端に入力される
制御パルスＳ１に対して優先させるリセツトパルス優先
モード（Ｓ６＝「Ｈ」）を設けるようにする。

【００１１】また本発明においては、一定周期Ｔごと入
力される制御パルスＣＬＫＰを遅延手段３、４を介して
任意の時間遅延し、遅延された制御パルスＳ１、Ｓ２を
ラツチ手段５のセツト入力端及びリセツト入力端にそれ
ぞれ入力し、当該セツト入力端及びリセツト入力端に入
力された制御パルスＳ１、Ｓ２に基づいてラツチ手段５
より出力される出力パルスＰＷＭOUT のパルス幅を変調
するパルス幅変調回路において、遅延手段３、４は、一
定周期Ｔの前後半に相当する２つの期間にそれぞれ対応
する第１及び第２の遅延ゲート群３及び４でなり、当該
第１の遅延ゲート群３によつて任意の時間遅延された制
御パルスＳ１をセツトパルスとしてラツチ手段５のセツ
ト入力端に出力し、かつ第２の遅延ゲート群４によつて
任意の時間遅延された制御パルスＳ２をリセツトパルス
としてラツチ手段５のリセツト入力端に出力するように
なされ、ラツチ手段５は、モード切換信号Ｓ６によつて
セツトパルス優先モード（Ｓ６＝「Ｌ」）又はリセツト
パルス優先モード（Ｓ６＝「Ｈ」）に切り換えられ、モ
ード切換信号Ｓ６は、第１の遅延ゲート群３を構成する
複数段の遅延素子のうち所定の位置（Ｔ／４）より出力
される制御パルスＳ５Ａによつてリセツトパルス優先モ
ードに切り換えられ、かつ第２の遅延ゲート群４を構成
する複数段の遅延素子のうち所定の位置（３Ｔ／４）よ
り出力される制御パルスＳ４Ａによつてセツトパルス優
先モードに切り換えられる。

【００１２】

【作用】任意のパルス幅の出力パルスＰＷＭOUT を出力
するラツチ手段５にセツトパルス優先モードとリセツト
パルス優先モードを設け、２つのモードを遅延手段に入
力される制御パルスＣＬＫＰの周期Ｔに当たる一定周期
Ｔの所定期間を境に切り換えることにより、ラツチ手段
５を制御する制御パルスＣＬＫＰがほとんど同時期にセ
ツト入力端及びリセツト入力端に入力される場合にも優
先順位が高い方の入力端を優先される。これによりラツ
チ手段５が不定状態になるおそれを回避することがで
き、設定データに忠実な波形の出力パルスを出力するこ
とができる。

【００１３】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１４】（１）第１の実施例 （１−１）実施例の全体構成 図１において１は全体としてパルス幅変調回路を示し、
パルス周期Ｔの前半期間と後半期間に対応させて２段の
プログラマブル遅延回路を直列接続し、一方のプログラ
マブル遅延回路の動作中に他方のプログラマブル遅延回
路の遅延時間を設定するようになされている。

【００１５】ここでパルス幅変調回路１は、出力パルス
のパルス周期Ｔに対応するデユーテイ比５０〔％〕のク
ロツク信号ＣＬＫをパルスシエイパ２介してパルス幅の
細いクロツクパルスに変換し、このクロツクパルスＣＬ
ＫＰを直列接続されたプログラマブル遅延回路３及び４
に入力するようになされている。

【００１６】このプログラマブル遅延回路３及び４は、
パルス幅シエイプ回路２より出力されるクロツクパルス
ＣＬＫＰを一定時間づつ遅延して出力する複数段の遅延
ゲートと遅延ゲートにそれぞれ対応する選択ゲートの直
列接続によつてそれぞれ構成されており、パルス幅設定
データＰＷＤによつて設定されたタイミングでセツトパ
ルスＳ１及びリセツトパルスＳ２をそれぞれＲＳ−ＦＦ
回路５に出力するようになされている。

【００１７】ここでプログラマブル遅延回路３及び４の
遅延時間は２組のデコーダ６及び７によつてそれぞれ制
御されるようになされており、各デコーダ６及び７には
パルス幅設定データＰＷＤが互いに２分の１周期ずれた
タイミングでレジスタ９及び１０より取り込まれるよう
になされている。

【００１８】このパルス幅設定データＰＷＤの取り込み
は次のタイミングによつてなされる。まずパルス幅変調
回路１は、クロツク信号ＣＬＫの立ち上がりのタイミン
グで次のパルス周期のパルス幅設定データＰＷＤ（図２
（Ｂ））を１段目のレジスタ８に取り込んで保持する
（図２（Ｃ））。続いて、後段のプログラマブル遅延回
路４より読込許可信号Ｓ４（図２（Ｆ））が出力される
と、２段目のレジスタ９は現在は休止状態にある前半周
期に対応するデコーダ６に出力するパルス幅設定データ
ＰＷＤを１段目のレジスタ８より取り込んで書き換える
（図２（Ｇ））。

【００１９】ここで読込許可パルスＳ４は、プログラマ
ブル遅延回路４を構成する遅延ゲート段の数段目より出
力されるように設定されているため、デコーダ６は、ク
ロツクパルスＣＬＫＰがプログラマブル遅延回路４の最
終段まで到達するまでの間にパルス幅設定データＰＷＤ
をデコードを終了し、次のパルス周期Ｔに対応するクロ
ツクパルスＣＬＫＰがプログラマブル遅延回路３に入力
される前に何段目の遅延ゲートの出力を選択するかを設
定することができる。

【００２０】やがて次のパルス周期Ｔのクロツクパルス
ＣＬＫＰがプログラマブル遅延回路３を構成する遅延ゲ
ート段の数段目を通過して読込許可信号Ｓ５（図２
（Ｋ））が出力されると、３段目のレジスタ１０は現在
は休止状態にある後半周期に対応するデコーダ７に出力
するパルス幅設定データＰＷＤを２段目のレジスタ９よ
り取り込んで書き換える（図２（Ｌ））。

【００２１】そしてデコーダ７は、デコーダ６について
説明した場合と同様に、クロツクパルスＣＬＫＰがプロ
グラマブル遅延回路３の最終段まで到達するまでの間に
パルス幅設定データＰＷＤをデコードを終了し、このク
ロツクパルスＣＬＫＰがプログラマブル遅延回路４に入
力される前に何段目の遅延ゲートの出力を選択するかを
設定する。

【００２２】このように出力パルスの立ち上げ位置と下
げ位置の設定を出力パルスの前半期間と後半期間に分割
し、他方の動作中に一方の遅延時間を設定することによ
り出力パルスの開始時においてもデコードの遅れによる
ブランク期間をなくすことでき、クロツク周期Ｔの全期
間を有効に利用することができるようになされている。

【００２３】ところでパルス幅変調回路１はプログラマ
ブル遅延回路３及び４より出力されるセツトパルスＳ１
及びＳ２が共に「Ｈ」レベルの場合にも本来望まれてい
るパルス波形が出力されるようにＲＳ−ＦＦ回路５に入
力されるセツト入力とリセツト入力とに優先順位を設
け、かつそれらの優先順位を出力パルスのパルス幅に応
じて切り換えることができるようになされている。

【００２４】因にこの優先順位の切換えはモード切換用
ＲＳ−ＦＦ回路１１より出力されるモード切換信号Ｓ６
（図２（Ｎ））によつて切り換え制御されるようになさ
れている。このモード切換用ＲＳ−ＦＦ回路１１は、パ
ルス周期Ｔの前後半周期に対応するプログラマブル遅延
回路３及び４より各遅延ゲート群のほぼ中心位置よりモ
ード切換信号Ｓ４Ａ（図２（Ｅ））及びＳ５Ａ（図２
（Ｆ））をそれぞれリセツト入力端及びセツト入力端に
入力するようになされている。

【００２５】そしてこのモード切換用ＲＳ−ＦＦ回路１
１のモード切換信号Ｓ６が「Ｈ」レベルのときＲＳ−Ｆ
Ｆ回路５の優先機能をリセツトパルス優先に切り換え、
一方、モード切換信号Ｓ６が「Ｌ」レベルのときＲＳ−
ＦＦ回路５の優先機能をセツトパルス優先に切り換える
ようになされている。

【００２６】このときＲＳ−ＦＦ回路５は、モード切換
信号Ｓ６によつて、パルス周期のうち４分の１周期（Ｔ
／４）経過後、４分の３周期（３Ｔ／４）までの期間に
ついて「Ｈ」レベルに設定され、パルス周期のうち４分
の３周期（３Ｔ／４）経過後、次周期の４分の１周期ま
での期間について「Ｌ」レベルに設定される。

【００２７】（１−２）優先順位選択機能付きＲＳ−Ｆ
Ｆ回路の構成 この優先順位の選択切換機能を有するＲＳ−ＦＦ回路５
をブロツク回路を用いて表すと図３に示すような回路構
成によつて実現することができる。この優先順位の選択
機能付きＲＳ−ＦＦ回路５は、ＲＳ−ＦＦ回路５Ａとそ
の前段のゲート段５Ｂ〜５Ｅによつて、プログラマブル
遅延回路３及び４よりそれぞれ入力されるセツトパルス
ＳとリセツトパルスＲのうち優先モードが低いパルスの
パルス幅を狭めるようになされている。

【００２８】因に図３に示した優先順位の選択機能付き
ＲＳ−ＦＦ回路５は、アンドゲート５Ｅをインバータ５
Ｅ２、５Ｅ３及びノア回路５Ｅ１に置き換え、同様にア
ンドゲート５Ｄをインバータ５Ｄ２、５Ｄ３及びノア回
路５Ｄ１に置き換えると図４に示す回路構成となる。さ
らに各ゲートをトランジスタや抵抗素子の接続によつて
表すと、例えば図５に示すような接続によつて実現する
ことができる。

【００２９】ところで優先順位の選択機能付きＲＳ−Ｆ
Ｆ回路５は図６に示すように動作する。例えばパルス周
期の中央付近に幅の狭い出力パルスを発生する場合（す
なわちセツトパルスＳの立上げ直後、リセツトパルスＲ
が立上がる期間）、モード選択信号Ｍが「Ｈ」レベルで
あるためリセツト入力の立ち上げを支配するナンドゲー
ト５Ｂのゲート出力ＳＢ（図６（Ｅ））を強制的に
「Ｈ」レベルとする。

【００３０】一方、この期間においてセツト入力の立ち
上げを支配するナンドゲート５Ｃのゲート出力ＳＣ（図
６（Ｄ））はリセツトパルスＲが立ち上がつている期
間、強制的に「Ｌ」レベルに立ち下げられるようになさ
れている。これによりセツトパルスＳとゲート出力ＳＣ
の論理積によつて与えられるセツト入力をリセツトパル
スＲの立ち上がりに同期して立ち下げることができ（図
６（Ｅ））、またリセツトパルスＲとゲート出力ＳＢの
論理積によつて与えられるリセツト入力をリセツトパル
スＲと同期して立ち上げることができる（図６
（Ｇ））。

【００３１】これに対してパルス周期に対してわずかに
短い出力パルスを発生する場合（すなわリセツトパルス
Ｒの立上げ直後、セツトパルスＳが立上がる期間）、モ
ード選択信号Ｍが「Ｌ」レベルであるためセツト入力の
立ち上げを支配するナンドゲート５Ｃのゲート出力ＳＣ
（図６（Ｄ））を強制的に「Ｈ」レベルとする。

【００３２】一方、この期間においてリセツト入力の立
ち上げを支配するナンドゲート５Ｂのゲート出力ＳＢ
（図６（Ｅ））はセツトパルスＳが立ち上がつている期
間、強制的に「Ｌ」レベルに立ち下げられるようになさ
れている。これによりセツトパルスＳとゲート出力ＳＣ
の論理積によつて与えられるセツト入力をセツトパルス
Ｓの立ち上がりに同期して立ち上げることができ、また
リセツトパルスＲとゲート出力ＳＢの論理積によつて与
えられるリセツト入力をリセツトパルスＲと同期して立
ち下げることができるようになされている。

【００３３】（１−３）実施例の動作及び効果 以上の構成おいて、パルス幅変調回路１の動作を、パル
ス幅設定データＰＷＤによつて設定されるパルス幅がご
く細い場合と、わずかな隙間を介して２つの出力パルス
が連続する場合の２つの場合に分けて説明する。

【００３４】まずクロツク周期Ｔのほぼ中央位置に遅延
ゲート１段分の出力パルスを発生させる場合について説
明する。パルス幅変調回路１は、パルス幅設定データＰ
ＷＤをそれぞれ所定のタイミングでデコーダ６及び７に
取り込んでデコードし、プログラマブル遅延回路３及び
４へのクロツクパルスＣＬＫＰの入力に備える。

【００３５】例えばデコーダ６はプログラマブル遅延回
路３の遅延ゲート群の最後段から２段目の出力を選択し
てセツトパルスＳ１を出力させ、他方のデコーダ７は、
プログラマブル遅延回路４に入力されたクロツクパルス
ＣＬＫＰをそのままリセツトパルスＳ２として出力する
（図７（Ｂ）及び（Ｃ））。

【００３６】このためセツトパルスＳ１が「Ｈ」レベル
に立上がつている間にリセツトパルスＳ２が「Ｈ」レベ
ルに立上り、ＲＳ−ＦＦ回路５に優先機能がなければ図
７（Ｄ）に示すように一部期間においてＲＳ−ＦＦ回路
５が不定状態になる。しかしこの実施例の場合、ＲＳ−
ＦＦ回路５には優先順位選択機能が用意されており、か
つこの期間は、モード切換信号Ｓ６（図６（Ａ））が
「Ｈ」レベルに立ち上がつているためリセツトパルスＳ
２が優先され、リセツトパルスＳ２の立ち上がりと同時
に出力パルスＰＷＭOUT を「Ｌ」レベルに立ち下げるこ
とができる。

【００３７】またこれに対して、わずかな隙間を介して
２つの出力パルスを連続的に立ち上げる場合、例えばセ
ツトパルスＳ１はリセツトパルスＳ２の立ち上がりから
遅延ゲート１段分の時間差で立ち上がる。このためリセ
ツトパルスＳ２が「Ｈ」レベルに立上がつている間にセ
ツトパルスＳ１が「Ｈ」レベルに立上り、ＲＳ−ＦＦ回
路５に優先機能がなければ図８（Ｄ）に示すように一部
期間においてＲＳ−ＦＦ回路５が不定状態になる。

【００３８】しかしこの期間は、モード切換信号Ｓ６
（図６（Ａ））が「Ｌ」レベルに立ち下がつているため
セツトパルスＳ１が優先され、セツトパルスＳ１の立ち
上がりと同時に出力パルスＰＷＭOUT は「Ｈ」レベルに
立ち上げることができる。このようにこのパルス幅設定
回路１の場合には、セツトパルスＳ１に続いてリセツト
パルスＳ２が立ち上がつても、またリセツトパルスＳ２
に続いてセツトパルスＳ１が立ち上がつても、後から立
ち上がるパルスが優先されるように優先順位の切り換え
がなされているためいづれの場合にもパルス幅設定デー
タＰＷＤが設定するままの出力パルスＰＷＭを出力する
ことができる。

【００３９】以上の構成によれば、パルス周期の中心に
対してほぼ対称となるように出力パルスを発生するパル
ス幅変調回路１において、ＲＳ−ＦＦ回路５を制御する
セツトパルスＳ１及びリセツトパルスＳ２に優先順位を
設け、かつ優先順位をパルス周期の中央付近とそれ以外
の領域で分けて切り換えることにより、セツトパルスＳ
１によつて立ち上げた出力パルスをその直後にリセツト
パルスＳ２によつて立ち下げることができ、またその反
対に、リセツトパルスＳ２によつて立ち下げた直後の出
力パルスをその直後にセツトパルスＳ１によつて立ち上
げることができる。

【００４０】またＲＳ−ＦＦ回路５に設けられた優先順
位切換機能により、パルス周期の全期間に亘つて出力パ
ルスを立ち上げる場合やその逆に立ち下げる場合に必要
となるパルス周期のつなぎ部分の補正回路をなくすこと
ができ、素子数を一段と低減することができる。

【００４１】（２）他の実施例 なお上述の実施例においては、パルス周期Ｔを前後半の
２つの期間に分け、各期間について出力パルスの立上げ
又は立下げを制御する場合について述べたが、本発明は
これに限らず、パルス周期Ｔを分割しなくとも良く、ま
た３つ以上の複数の期間に分割し、各周期に対応して直
列接続された複数段のプログラマブル遅延回路のそれぞ
れによつて出力パルスの立上げ又は立下げを制御するよ
うにしても良い。

【００４２】また上述の実施例においては、ＲＳ−ＦＦ
回路５に入力されるセツトパルスＳ１とリセツトパルス
Ｓ２の立ち上がりが重ならないようにパルスシエイパ２
を用いてクロツク信号ＣＬＫをパルス幅の狭いクロツク
パルスＣＬＫＰに変換する場合について述べたが、本発
明はこれに限らず、パルスシエイパ２を用いなくても同
様の効果を得ることができる。これにより消費電力を少
なくすることができ、かつ素子数も一段と低減すること
ができる。

【００４３】さらに上述の実施例においては、前段のプ
ログラマブル遅延回路３によつてＲＳ−ＦＦ回路５をセ
ツトし、また後段のプログラマブル遅延回路４によつて
ＲＳ−ＦＦ回路４をリセツトする場合について述べた
が、本発明はこれに限らず、プログラマブル遅延回路３
によつてＲＳ−ＦＦ回路５をリセツトし、またプログラ
マブル遅延回路４によつてＲＳ−ＦＦ回路５をセツトし
ても良い。このようにすれば実施例の場合とは出力パル
スの陰陽を反転させることができる。

【００４４】さらに上述の実施例においては、優先順位
選択機能付きのＲＳ−ＦＦ回路５を図３〜図５に示すよ
うに構成する場合について述べたが、本発明はこれに限
らず、他の回路構成によつて実現しても良い。

【００４５】さらに上述の実施例においては、ＲＳ−Ｆ
Ｆ回路５の動作モードをモード切換信号Ｓ６によつて各
プログラマブル遅延回路３及び４が対応する期間のほぼ
中心において切り換える場合について述べたが、本発明
はこれに限らず、セツトパルスＳ１とリセツトパルスＳ
２が同時に立ち上がるおそれがある期間（すなわち２つ
のプログラマブル遅延回路の境界に当たる初段と最終段
の遅延ゲートがクロツクパルスＣＬＫＰを遅延する時間
に相当する期間）を除く期間であればどの期間に切り換
えても良い。

【００４６】さらに上述の実施例においては、パルス幅
変調回路１より出力される出力パルスによつてレーザビ
ームプリンタのレーザダイオードを駆動する場合につい
て述べたが、本発明はこれに限らず、デイジタル複写機
等、広く一般の電子機器に適用し得る。

【００４７】

【発明の効果】上述のように本発明によれば、任意のパ
ルス幅の出力パルスを出力するラツチ手段にセツトパル
ス優先モードとリセツトパルス優先モードを設け、２つ
のモードを遅延手段に入力される制御パルスの周期に当
たる一定周期の所定期間を境に切り換えることにより、
ラツチ手段を制御する制御パルスがほとんど同時期にセ
ツト入力端及びリセツト入力端に入力される場合にも優
先順位が高い方の入力端を優先してラツチ手段が不定状
態になるおそれを回避し、設定データに忠実な波形の出
力パルスを出力することができるパルス幅変調回路を容
易に得ることができる。

【図面の簡単な説明】

【図１】本発明によるパルス幅変調回路の一実施例を示
すブロツク図である。

【図２】その動作の説明に供する信号波形図である。

【図３】優先順位選択機能付きＲＳ−ＦＦ回路の回路構
成を示すブロツク図である。

【図４】その等価回路を示すブロツク図である。

【図５】その等価回路を示す接続図である。

【図６】その動作の説明に供する信号波形図である。

【図７】リセツトパルス優先モード時におけるＲＳ−Ｆ
Ｆ回路の動作の説明に供する信号波形図である。

【図８】セツトパルス優先モード時におけるＲＳ−ＦＦ
回路の動作の説明に供する信号波形図である。

【符号の説明】

１……パルス幅変調回路、２……パルスシエイパ、３、
４……プログラマブル遅延回路、５……ＲＳ−ＦＦ回
路、６、７……デコーダ、８、９、１０……レジスタ、
１１……モード切換用ＲＳ−ＦＦ回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/036 Ｚ 8721−5Ｃ

Claims (4)

【特許請求の範囲】
1. 【請求項１】一定周期ごと入力される制御パルスを遅延
   手段を介して任意の時間遅延し、遅延された上記制御パ
   ルスをラツチ手段のセツト入力端及びリセツト入力端に
   それぞれ入力し、当該セツト入力端及びリセツト入力端
   に入力された制御パルスに基づいて上記ラツチ手段より
   出力される出力パルスのパルス幅を変調するパルス幅変
   調回路において、 上記ラツチ手段は、 上記一定周期のうちの所定期間、上記セツト入力端に入
   力される制御パルスを上記リセツト入力端に入力される
   制御パルスに対して優先させるセツトパルス優先モード
   と、 上記一定周期のうち上記所定期間を除く期間、上記リセ
   ツト入力端に入力される制御パルスを上記セツト入力端
   に入力される制御パルスに対して優先させるリセツトパ
   ルス優先モードとを具えることを特徴とするパルス幅変
   調回路。
2. 【請求項２】上記ラツチ手段の上記セツト入力端及び上
   記リセツト入力端にそれぞれ入力される上記制御パルス
   の優先順位の切り換えは、上記遅延手段を構成する複数
   段の遅延素子のうち所定の位置より出力されるモード切
   換信号によつて切り換えられることを特徴とする請求項
   １に記載のパルス幅変調回路。
3. 【請求項３】一定周期ごと入力される制御パルスを遅延
   手段を介して任意の時間遅延し、遅延された上記制御パ
   ルスをラツチ手段のセツト入力端及びリセツト入力端に
   それぞれ入力し、当該セツト入力端及びリセツト入力端
   に入力された制御パルスに基づいて上記ラツチ手段より
   出力される出力パルスのパルス幅を変調するパルス幅変
   調回路において、 上記遅延手段は、 上記一定周期の前後半に相当する２つの期間にそれぞれ
   対応する第１及び第２の遅延ゲート群でなり、当該第１
   の遅延ゲート群によつて任意の時間遅延された上記制御
   パルスをセツトパルスとして上記ラツチ手段のセツト入
   力端に出力し、かつ上記第２の遅延ゲート群によつて任
   意の時間遅延された上記制御パルスをリセツトパルスと
   して上記ラツチ手段のリセツト入力端に出力するように
   なされ、 上記ラツチ手段は、 モード切換信号によつてセツトパルス優先モード又はリ
   セツトパルス優先モードに切り換えられ、 上記モード切換信号は、 上記第１の遅延ゲート群を構成する複数段の遅延素子の
   うち所定の位置より出力される上記制御パルスによつて
   リセツトパルス優先モードに切り換えられ、かつ上記第
   ２の遅延ゲート群を構成する複数段の遅延素子のうち所
   定の位置より出力される上記制御パルスによつてセツト
   パルス優先モードに切り換えられることを特徴とするパ
   ルス幅変調回路。
4. 【請求項４】上記ラツチ手段は、 上記モード切換信号の反転出力と上記セツトパルスの論
   理積を求める第１のナンド回路トと、 上記モード切換信号と上記リセツトパルスの論理積を求
   める第２のナンド回路と、 上記第２のナンド回路の出力と上記セツトパルスの論理
   積を求める第１のアンド回路と、 上記第１のナンド回路の出力と上記リセツトパルスの論
   理積を求める第２のアンド回路と、 上記第１のアンド回路の出力をセツト入力端に入力し、
   かつ上記第２のアンド回路の出力をリセツト入力端に入
   力するフリツプフロツプとを具えることを特徴とする請
   求項４に記載のパルス幅変調回路。