JPH06196633A - 演算増巾器 - Google Patents
演算増巾器Info
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- JPH06196633A JPH06196633A JP5184036A JP18403693A JPH06196633A JP H06196633 A JPH06196633 A JP H06196633A JP 5184036 A JP5184036 A JP 5184036A JP 18403693 A JP18403693 A JP 18403693A JP H06196633 A JPH06196633 A JP H06196633A
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- JP
- Japan
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- transistor
- resistors
- operational amplifier
- mirror circuit
- current mirror
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Links
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- 230000007850 degeneration Effects 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 3
- 239000004020 conductor Substances 0.000 abstract 1
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- 239000004065 semiconductor Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 増巾器集積回路上の占有面積を最小にする。
【構成】 縮退抵抗Ｒ９，Ｒ１０はエピタキシャル・ウ
ェル内に実施され、このウェルが寄生ダイオードＤ１，
Ｄ２に関連付けられ、そして各ダイオードＤ１，Ｄ２が
対応する縮退抵抗Ｒ９，Ｒ１０とそれぞれ並列に接続さ
れる。
ェル内に実施され、このウェルが寄生ダイオードＤ１，
Ｄ２に関連付けられ、そして各ダイオードＤ１，Ｄ２が
対応する縮退抵抗Ｒ９，Ｒ１０とそれぞれ並列に接続さ
れる。
Description
【０００１】
【産業上の利用分野】この発明は、一対の縮退抵抗が設
けられたカレント・ミラー回路を含む差動セル・トラン
スコンダクタ入力段及び前記カレント・ミラー回路中の
トランジスタによって直接駆動される利得段を備えた型
式の演算増巾器に関するものである。
けられたカレント・ミラー回路を含む差動セル・トラン
スコンダクタ入力段及び前記カレント・ミラー回路中の
トランジスタによって直接駆動される利得段を備えた型
式の演算増巾器に関するものである。
【０００２】上述した型式の演算増巾器の構成は、通
常、利得段の後に接続されて信号入力端子の１つに帰還
接続された出力バッファによって完成される。
常、利得段の後に接続されて信号入力端子の１つに帰還
接続された出力バッファによって完成される。
【０００３】
【従来の技術】周知のように、この発明の特定応用分野
では、増巾器入力段の性能を最適にしようとする要求が
ある。この目的を達成するため、２個のいわゆる縮退抵
抗が通常、設けられ、これら縮退抵抗は入力段に組み込
まれたカレント・ミラー回路の対応する入力脚及び出力
脚とそれぞれ関連付けられる。
では、増巾器入力段の性能を最適にしようとする要求が
ある。この目的を達成するため、２個のいわゆる縮退抵
抗が通常、設けられ、これら縮退抵抗は入力段に組み込
まれたカレント・ミラー回路の対応する入力脚及び出力
脚とそれぞれ関連付けられる。
【０００４】カレント・ミラー回路は、正常動作では、
各縮退抵抗の両端間に約２００ｍＶの電圧を発生するサ
イズにされ、そのため利得段を駆動するトランジスタの
コレクタ／エミッタ電圧が約１.２Ｖの値に保持され、
これによりトランジスタが飽和されるのを防止する。
各縮退抵抗の両端間に約２００ｍＶの電圧を発生するサ
イズにされ、そのため利得段を駆動するトランジスタの
コレクタ／エミッタ電圧が約１.２Ｖの値に保持され、
これによりトランジスタが飽和されるのを防止する。
【０００５】しかしながら、電源電圧の落ち込みが急に
発生する場合のような或る種の特定動作状態では、入力
段に組み込まれたトランジスタのｎｐｎ接合又はｐｎｐ
接合に“ブレイクダウン”が現れることが起こり得る。
発生する場合のような或る種の特定動作状態では、入力
段に組み込まれたトランジスタのｎｐｎ接合又はｐｎｐ
接合に“ブレイクダウン”が現れることが起こり得る。
【０００６】これは大きなブレイク電流を生じ、この電
流はカレント・ミラー回路に伝播して利得段を駆動する
トランジスタを飽和させる。利得段は、通常、ダーリン
トン構成に接続された一対のトランジスタを備えてい
る。
流はカレント・ミラー回路に伝播して利得段を駆動する
トランジスタを飽和させる。利得段は、通常、ダーリン
トン構成に接続された一対のトランジスタを備えてい
る。
【０００７】もしこの利得段が全導通状態に駆動される
ならば、これは出力バッファを負の電源電圧値例えばグ
ランド電位値に近い電位まで駆動する。
ならば、これは出力バッファを負の電源電圧値例えばグ
ランド電位値に近い電位まで駆動する。
【０００８】もし演算増巾器がその大部分の場合のよう
に出力端子と反転入力端子の間に帰還接続部を含むなら
ば、この入力もグランド電位値に近い電位に駆動され、
これによりブレイクダウン電流を保持する。
に出力端子と反転入力端子の間に帰還接続部を含むなら
ば、この入力もグランド電位値に近い電位に駆動され、
これによりブレイクダウン電流を保持する。
【０００９】
【発明が解決しようとする課題】これらは全てデバイス
の実際のラッチアップ状態になり、このデバイスはもは
やラッチアップ状態から離れられない。そのような重大
な欠点を避けるために、従来技術は縮退抵抗の１個すな
わちカレント・ミラー回路の入力脚に関連した抵抗と並
列にダイオードを接続することを提案した。実際には、
このダイオードは、ベースがコレクタに短絡され且つ前
記抵抗の一端とグランドの間に接続されたｎｐｎトラン
ジスタによって形成される。
の実際のラッチアップ状態になり、このデバイスはもは
やラッチアップ状態から離れられない。そのような重大
な欠点を避けるために、従来技術は縮退抵抗の１個すな
わちカレント・ミラー回路の入力脚に関連した抵抗と並
列にダイオードを接続することを提案した。実際には、
このダイオードは、ベースがコレクタに短絡され且つ前
記抵抗の一端とグランドの間に接続されたｎｐｎトラン
ジスタによって形成される。
【００１０】幾つかの方法では利点も有り且つ事実上そ
の目的を達成するが、この従来技術には余分な素子従っ
てそのための適当な面積が増巾器集積回路上で必要であ
る。
の目的を達成するが、この従来技術には余分な素子従っ
てそのための適当な面積が増巾器集積回路上で必要であ
る。
【００１１】この発明の下記の技術的課題は、従来の解
決策での諸制限を打破するような構造上且つ機能上の特
色を持ちながら、増巾器集積回路上に占有されるべき面
積を最小にする改良された演算増巾器を提供することで
ある。
決策での諸制限を打破するような構造上且つ機能上の特
色を持ちながら、増巾器集積回路上に占有されるべき面
積を最小にする改良された演算増巾器を提供することで
ある。
【００１２】この発明が立脚する解決策は、縮退抵抗に
関連した寄生ダイオードの存在を活用することである。
関連した寄生ダイオードの存在を活用することである。
【００１３】
【課題を解決するための手段】このアイデアに基づき、
技術的課題は、各縮退抵抗がエピタキシャル・ウェル内
に実施され、このウェルに寄生ダイオードが関連付けら
れ、そして各ダイオードが前記縮退抵抗の対応するもの
と並列に接続される演算増巾器によって解決される。
技術的課題は、各縮退抵抗がエピタキシャル・ウェル内
に実施され、このウェルに寄生ダイオードが関連付けら
れ、そして各ダイオードが前記縮退抵抗の対応するもの
と並列に接続される演算増巾器によって解決される。
【００１４】
【実施例】この発明に係る演算増巾器の特色や利点は、
添付図面に一例として示した実施例についての以下の詳
しい説明から明らかであろう。図１において、１はこの
発明を具体化した演算増巾器である。この演算増巾器１
は差動セル入力段２を備え、この入力段２は、電源Ｖｓ
に対して共通コレクタ構成に接続されたｎｐｎ型の一対
のバイポーラ・トランジスタＱ３，Ｑ４を有する。
添付図面に一例として示した実施例についての以下の詳
しい説明から明らかであろう。図１において、１はこの
発明を具体化した演算増巾器である。この演算増巾器１
は差動セル入力段２を備え、この入力段２は、電源Ｖｓ
に対して共通コレクタ構成に接続されたｎｐｎ型の一対
のバイポーラ・トランジスタＱ３，Ｑ４を有する。
【００１５】このようなトランジスタのそれぞれのベー
スＢ３，Ｂ４は入力段２の入力端子である。詳しく云う
と、ベースＢ３は演算増巾器１の非反転入力端子（＋）
になり、ベースＢ４は反転入力端子（−）になる。各ト
ランジスタＱ３，Ｑ４は、それぞれカレント・ミラー回
路３，４に接続されたエミッタＥ３，Ｅ４を有する。各
カレント・ミラー回路３，４は一対のｐｎｐバイポーラ
・トランジスタから成り、その一方がダイオード構成で
ある。従って、第１の一対のトランジスタＱ５，Ｑ６は
カレント・ミラー回路３を形成し、そして第２の一対の
トランジスタＱ７，Ｑ８は他のカレント・ミラー回路４
を形成する。
スＢ３，Ｂ４は入力段２の入力端子である。詳しく云う
と、ベースＢ３は演算増巾器１の非反転入力端子（＋）
になり、ベースＢ４は反転入力端子（−）になる。各ト
ランジスタＱ３，Ｑ４は、それぞれカレント・ミラー回
路３，４に接続されたエミッタＥ３，Ｅ４を有する。各
カレント・ミラー回路３，４は一対のｐｎｐバイポーラ
・トランジスタから成り、その一方がダイオード構成で
ある。従って、第１の一対のトランジスタＱ５，Ｑ６は
カレント・ミラー回路３を形成し、そして第２の一対の
トランジスタＱ７，Ｑ８は他のカレント・ミラー回路４
を形成する。
【００１６】両対のトランジスタＱ５，Ｑ６及びＱ７，
Ｑ８は、そのベースが共通に接続され且つｎｐｎトラン
ジスタＱ１０のコレクタＣ１０に接続されている。この
トランジスタＱ１０のエミッタは０.５ｋΩの抵抗Ｒ６
を介してグランドに接続されている。トランジスタＱ１
０のベースＢ１０は他のｎｐｎトランジスタＱ９のベー
スＢ９と共通に接続され、トランジスタＱ９はトランジ
スタＱ１０と組み合わせてカレント・ミラー回路６を形
成する。トランジスタＱ９はダイオード構成であり、そ
のベースＢ９とコレクタＣ９が共通に接続されるが、エ
ミッタＥ９は１ｋΩの抵抗Ｒ５を介してグランドに接続
されている。コレクタＣ９は、ｐｎｐ型のバイアス用ト
ランジスタＱ１のコレクタＣ１にも接続されている。こ
のトランジスタＱ１のエミッタＥ１は４ｋΩの抵抗Ｒ１
を介して電源Ｖｓに接続されている。
Ｑ８は、そのベースが共通に接続され且つｎｐｎトラン
ジスタＱ１０のコレクタＣ１０に接続されている。この
トランジスタＱ１０のエミッタは０.５ｋΩの抵抗Ｒ６
を介してグランドに接続されている。トランジスタＱ１
０のベースＢ１０は他のｎｐｎトランジスタＱ９のベー
スＢ９と共通に接続され、トランジスタＱ９はトランジ
スタＱ１０と組み合わせてカレント・ミラー回路６を形
成する。トランジスタＱ９はダイオード構成であり、そ
のベースＢ９とコレクタＣ９が共通に接続されるが、エ
ミッタＥ９は１ｋΩの抵抗Ｒ５を介してグランドに接続
されている。コレクタＣ９は、ｐｎｐ型のバイアス用ト
ランジスタＱ１のコレクタＣ１にも接続されている。こ
のトランジスタＱ１のエミッタＥ１は４ｋΩの抵抗Ｒ１
を介して電源Ｖｓに接続されている。
【００１７】都合の良いことには、演算増巾器１の入力
段２は別なカレント・ミラー回路５を備え、その入力端
子８、出力端子９がそれぞれ非反転入力端子（＋）、反
転入力端子（−）と関連付けられる。このカレント・ミ
ラー回路５は、ベースＢ１１とＢ１２が共通に接続され
た後に抵抗Ｒ１１を介してグランドに接続されている第
１、第２のトランジスタＱ１１，Ｑ１２を備えている。
第２のトランジスタＱ１２は、入力段２の後に接続され
た利得段７をドライブするためのものである。第３のト
ランジスタＱ１７はトランジスタＱ１１，Ｑ１２にベー
ス電流を流し、そのベースＢ１７がカレント・ミラー回
路５中の第１のトランジスタＱ１１のコレクタＣ１１に
接続されている。トランジスタＱ１１，Ｑ１２のコレク
タＣ１１，Ｃ１２はそれぞれカレント・ミラー回路３，
４に接続されている。トランジスタＱ１１，Ｑ１２のエ
ミッタＥ１１，Ｅ１２は直接グランドに接続される代わ
りに、縮退抵抗Ｒ９，Ｒ１０を介して接続される。これ
ら縮退抵抗はカレント・ミラー回路５の性能を最適にす
るために接続されている。
段２は別なカレント・ミラー回路５を備え、その入力端
子８、出力端子９がそれぞれ非反転入力端子（＋）、反
転入力端子（−）と関連付けられる。このカレント・ミ
ラー回路５は、ベースＢ１１とＢ１２が共通に接続され
た後に抵抗Ｒ１１を介してグランドに接続されている第
１、第２のトランジスタＱ１１，Ｑ１２を備えている。
第２のトランジスタＱ１２は、入力段２の後に接続され
た利得段７をドライブするためのものである。第３のト
ランジスタＱ１７はトランジスタＱ１１，Ｑ１２にベー
ス電流を流し、そのベースＢ１７がカレント・ミラー回
路５中の第１のトランジスタＱ１１のコレクタＣ１１に
接続されている。トランジスタＱ１１，Ｑ１２のコレク
タＣ１１，Ｃ１２はそれぞれカレント・ミラー回路３，
４に接続されている。トランジスタＱ１１，Ｑ１２のエ
ミッタＥ１１，Ｅ１２は直接グランドに接続される代わ
りに、縮退抵抗Ｒ９，Ｒ１０を介して接続される。これ
ら縮退抵抗はカレント・ミラー回路５の性能を最適にす
るために接続されている。
【００１８】上述した利得段７はダーリントン接続され
た一対のｎｐｎ型トランジスタＱ１３，Ｑ１４を備え
る。一方のトランジスタＱ１３は、そのベースＢ１３が
トランジスタＱ１２のコレクタＣ１２に接続され、その
エミッタが１８ｋΩの抵抗Ｒ７を介してグランドに接続
され、そしてそのコレクタが１０ｋΩの抵抗Ｒ３を介し
て電源Ｖｓに接続されている。他方のトランジスタＱ１
４は、そのエミッタがグランドに接続され、そのコレク
タＣ１４がコンデンサＣ及び０.５ｋΩの抵抗Ｒ４から
成る直列回路を介してトランジスタＱ１３のベースＢ１
３に接続されると共にバイアス用トランジスタＱ２（２
ｋΩの抵抗Ｒ２を介してトランジスタＱ１と並列に接続
された）にも接続されている。
た一対のｎｐｎ型トランジスタＱ１３，Ｑ１４を備え
る。一方のトランジスタＱ１３は、そのベースＢ１３が
トランジスタＱ１２のコレクタＣ１２に接続され、その
エミッタが１８ｋΩの抵抗Ｒ７を介してグランドに接続
され、そしてそのコレクタが１０ｋΩの抵抗Ｒ３を介し
て電源Ｖｓに接続されている。他方のトランジスタＱ１
４は、そのエミッタがグランドに接続され、そのコレク
タＣ１４がコンデンサＣ及び０.５ｋΩの抵抗Ｒ４から
成る直列回路を介してトランジスタＱ１３のベースＢ１
３に接続されると共にバイアス用トランジスタＱ２（２
ｋΩの抵抗Ｒ２を介してトランジスタＱ１と並列に接続
された）にも接続されている。
【００１９】上述したコレクタＣ１４は出力バッファ１
０にも接続され、この出力バッファ１０はダーリントン
接続された一対のトランジスタＱ１５，Ｑ１６を備え、
そのコレクタが共通に接続され且つエミッタＥ１５，Ｅ
１６が入力段２の反転入力端子（−）に、例えば前者が
２０ｋΩの抵抗Ｒ８を介して接続されている。これらエ
ミッタは演算増巾器１の事実上出力端子Ｕを構成する。
０にも接続され、この出力バッファ１０はダーリントン
接続された一対のトランジスタＱ１５，Ｑ１６を備え、
そのコレクタが共通に接続され且つエミッタＥ１５，Ｅ
１６が入力段２の反転入力端子（−）に、例えば前者が
２０ｋΩの抵抗Ｒ８を介して接続されている。これらエ
ミッタは演算増巾器１の事実上出力端子Ｕを構成する。
【００２０】入力段２に接続されたカレント・ミラー回
路５の構成に戻れば、図３のＮ−型エピタキシャル・ウ
ェル１１内にモノリシック形態で縮退抵抗Ｒ９，Ｒ１０
が実施されることに注目されたい。ウェル１１は埋没層
１３が部分的に間挿された半導体基板１２上に形成され
る。スカッタリング法例えばｎｐｎトランジスタＱ１１
及びＱ１２の共通ベースを形成するのに使用されたのと
同一のＰ型ドーパント・スカッタリング工程を使用して
縮退抵抗Ｒ９及びＲ１０が形成される。或は、これら縮
退抵抗Ｒ９及びＲ１０はＰ−型イオン・インプランテー
ション１４にて形成することもできる。
路５の構成に戻れば、図３のＮ−型エピタキシャル・ウ
ェル１１内にモノリシック形態で縮退抵抗Ｒ９，Ｒ１０
が実施されることに注目されたい。ウェル１１は埋没層
１３が部分的に間挿された半導体基板１２上に形成され
る。スカッタリング法例えばｎｐｎトランジスタＱ１１
及びＱ１２の共通ベースを形成するのに使用されたのと
同一のＰ型ドーパント・スカッタリング工程を使用して
縮退抵抗Ｒ９及びＲ１０が形成される。或は、これら縮
退抵抗Ｒ９及びＲ１０はＰ−型イオン・インプランテー
ション１４にて形成することもできる。
【００２１】これら縮退抵抗Ｒ９及びＲ１０が組み込ま
れた半導体集積回路の拡大垂直断面図が図３に概略図で
示される。ウェル１１と各縮退抵抗Ｒ９，Ｒ１０の間の
Ｎ−Ｐ接合が寄生ダイオードを構成することができる。
好都合なことには、この発明によれば、この寄生ダイオ
ードはＮ＋型コンタクト領域１６及び金属層１５を介し
て対応する縮退抵抗と並列に接続されている。詳しく云
えば、第１のダイオードＤ１（図１）は縮退抵抗Ｒ９と
並列に接続され、そして第２のダイオードＤ２は他の縮
退抵抗Ｒ１０と並列に接続されている。
れた半導体集積回路の拡大垂直断面図が図３に概略図で
示される。ウェル１１と各縮退抵抗Ｒ９，Ｒ１０の間の
Ｎ−Ｐ接合が寄生ダイオードを構成することができる。
好都合なことには、この発明によれば、この寄生ダイオ
ードはＮ＋型コンタクト領域１６及び金属層１５を介し
て対応する縮退抵抗と並列に接続されている。詳しく云
えば、第１のダイオードＤ１（図１）は縮退抵抗Ｒ９と
並列に接続され、そして第２のダイオードＤ２は他の縮
退抵抗Ｒ１０と並列に接続されている。
【００２２】これら接続はＰ−Ｎ接合を事実上順バイア
スすることによって実施される。すなわち、縮退抵抗Ｒ
９及びＲ１０を含むウェル１１はこれら縮退抵抗Ｒ９及
びＲ１０に印加される最低の電位までバイアスされる。
ダイオードＤ１及びＤ２は約２００ミリボルトの電位ま
で順バイアスされる。周知のように、室温では閾値電圧
はＰ−Ｎ接合に対して６００〜７００ミリボルトであ
り、従ってこの発明で行われた接続は演算増巾器の動作
に摂動を導入しない。
スすることによって実施される。すなわち、縮退抵抗Ｒ
９及びＲ１０を含むウェル１１はこれら縮退抵抗Ｒ９及
びＲ１０に印加される最低の電位までバイアスされる。
ダイオードＤ１及びＤ２は約２００ミリボルトの電位ま
で順バイアスされる。周知のように、室温では閾値電圧
はＰ−Ｎ接合に対して６００〜７００ミリボルトであ
り、従ってこの発明で行われた接続は演算増巾器の動作
に摂動を導入しない。
【００２３】本願明細書の初めの方で述べたように、電
源電圧の大きくて急な変動を含む特定の作動状態に出会
う場合に、この発明の回路構成は利得段７を駆動するト
ランジスタＱ１２が飽和されるのを防止できる。詳しく
云えば、そのような特定の作動状態のせいで大電流がト
ランジスタＱ３，Ｑ５及びＱ６に流れるならば、抵抗Ｒ
９及びＲ１９の両端間の電圧はウェル１１にそれぞれ設
けられたダイオードＤ１，Ｄ２によって約６００ミリボ
ルトの値にまだロックされる。このようにして、トラン
ジスタＱ１２の可能な飽和及び演算増巾器のラッチ・ア
ップは避けられる。
源電圧の大きくて急な変動を含む特定の作動状態に出会
う場合に、この発明の回路構成は利得段７を駆動するト
ランジスタＱ１２が飽和されるのを防止できる。詳しく
云えば、そのような特定の作動状態のせいで大電流がト
ランジスタＱ３，Ｑ５及びＱ６に流れるならば、抵抗Ｒ
９及びＲ１９の両端間の電圧はウェル１１にそれぞれ設
けられたダイオードＤ１，Ｄ２によって約６００ミリボ
ルトの値にまだロックされる。このようにして、トラン
ジスタＱ１２の可能な飽和及び演算増巾器のラッチ・ア
ップは避けられる。
【００２４】
【発明の効果】この発明によって提案された解決策は、
従来技術が示唆した方法と事実上逆の方法で技術的問題
を解決することを認めるのが重要である。事実、集積回
路中に存在するどんな寄生ダイオードもその両端を短絡
することによって月並みに消滅される。この発明によっ
て提案された解決策は、その代わり、どんな付加部品を
使用することに頼らずラッチ・アップ現象を避けなが
ら、集積回路によって占有される表面面積を最小にす
る。
従来技術が示唆した方法と事実上逆の方法で技術的問題
を解決することを認めるのが重要である。事実、集積回
路中に存在するどんな寄生ダイオードもその両端を短絡
することによって月並みに消滅される。この発明によっ
て提案された解決策は、その代わり、どんな付加部品を
使用することに頼らずラッチ・アップ現象を避けなが
ら、集積回路によって占有される表面面積を最小にす
る。
【図１】この発明を具体化した演算増巾器の回路図であ
る。
る。
【図２】この発明の演算増巾器に含まれたモノリシック
集積回路の詳細を拡大して示す正面図である。
集積回路の詳細を拡大して示す正面図である。
【図３】図２を線Ｃ−Ｃ沿いに切った垂直断面図であ
る。
る。
１ 演算増巾器 ２ 入力段 ５ カレント・ミラー回路 ７ 利得段 １１ エピタキシャル・ウェル Ｑ１２ トランジスタ Ｒ９，Ｒ１０ 縮退抵抗 Ｄ１，Ｄ２ 寄生ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエトロ・エラーティコ イタリア国、20100 ミラノ、ヴィア・シ スモンディ ６
Claims (6)
- 【請求項１】 一対の縮退抵抗(R9,R10)が設けられたカ
レント・ミラー回路(5)を含む差動セル・トランスコン
ダクタ入力段(2)、及び前記カレント・ミラー回路(5)中
のトランジスタ(Q12)によって直接駆動される利得段(7)
を備えた型式の演算増巾器(1)において、各縮退抵抗(R
9,R10)がエピタキシャル・ウェル内に実施され、このウ
ェルに寄生ダイオード(D1,D2)が関連付けられ、そして
各ダイオード(D1,D2)が前記縮退抵抗(R9,R10)の対応す
るものと並列に接続されることを特徴とする演算増巾
器。 - 【請求項２】 前記ダイオードの一方(D2)が前記トラン
ジスタ(Q12)のエミッタ(E12)とグランドの間に接続され
ていることを特徴とする請求項１の演算増巾器。 - 【請求項３】 前記エピタキシャル・ウェルはＮ−にド
ープされるが、前記縮退抵抗(R9,R10)はＰにドープされ
ることを特徴とする請求項１の演算増巾器。 - 【請求項４】 各ダイオード(D1,D2)は前記カレント・
ミラー回路(5)中の対応するトランジスタ(Q11,Q12)のエ
ミッタ(E11,E12)とグランドの間に接続されるされるこ
とを特徴とする請求項１の演算増巾器。 - 【請求項５】 前記ダイオード(D1,D2)は２００ミリボ
ルトの電圧に順バイアスされることを特徴とする請求項
１の演算増巾器。 - 【請求項６】 前記ダイオード(D1,D2)はコンタクト領
域(16)及び金属層(15)を介して対応する抵抗に接続され
ることを特徴とする請求項１の演算増巾器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT92830433.6 | 1992-07-31 | ||
| EP92830433A EP0580927B1 (en) | 1992-07-31 | 1992-07-31 | Operational amplifier |
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Family
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Also Published As
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