JPH01168052A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01168052A JPH01168052A JP32651987A JP32651987A JPH01168052A JP H01168052 A JPH01168052 A JP H01168052A JP 32651987 A JP32651987 A JP 32651987A JP 32651987 A JP32651987 A JP 32651987A JP H01168052 A JPH01168052 A JP H01168052A
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- 230000015556 catabolic process Effects 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 description 15
- 238000002955 isolation Methods 0.000 description 15
- 238000000926 separation method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高電圧集積回路等の半導体装置に関するもの
であり、特にその抵抗素子の実使用電圧の改善に関する
ものである。
であり、特にその抵抗素子の実使用電圧の改善に関する
ものである。
まず、第２図を用いて、従来の高電圧集積回路について
説明する。
説明する。
第２図（ａ）は、従来の接合分離タイプの集積回路を示
す平面図であり、分離拡散ｌによって互いに分離された
ｎ−エピタキシャル層の島２の中に、ベース拡散によっ
て所望の抵抗値の形に抵抗３が拡散された状態を示して
いる。この抵抗３は、分離拡散１およびｎ−エピタキシ
ャル層の島２との間の寄生効果を抑制するために、高電
位端がコンタクトホール散４によってｎ−エピタキシャ
ル層の島２に短絡されている。なお、５は電極接続用の
コンタクトホール、６はアルミニウム配線である。
す平面図であり、分離拡散ｌによって互いに分離された
ｎ−エピタキシャル層の島２の中に、ベース拡散によっ
て所望の抵抗値の形に抵抗３が拡散された状態を示して
いる。この抵抗３は、分離拡散１およびｎ−エピタキシ
ャル層の島２との間の寄生効果を抑制するために、高電
位端がコンタクトホール散４によってｎ−エピタキシャ
ル層の島２に短絡されている。なお、５は電極接続用の
コンタクトホール、６はアルミニウム配線である。
第２図（′ｂ）は、第２図（ａｌの等価回路を示したも
のであり、抵抗３の抵抗値をＲ１抵抗３とｎ−エピタキ
シャル層の島２とで形成されるダイオードをＤＩおよび
Ｄ２．分離１とｎ−エピタキシャル層の島２とで形成さ
れるダイオードをＤ３としている、ここで、抵抗３とｎ
−エピタキシャル層の島２とで形成されるダイオードは
抵抗パターン全面にあり、連続的に分布しているが、こ
こではこれらのダイオードの中で加わる電圧が最大のも
のと最小のもののみをそれぞれＤ２とＤｌで表わしてい
る。
のであり、抵抗３の抵抗値をＲ１抵抗３とｎ−エピタキ
シャル層の島２とで形成されるダイオードをＤＩおよび
Ｄ２．分離１とｎ−エピタキシャル層の島２とで形成さ
れるダイオードをＤ３としている、ここで、抵抗３とｎ
−エピタキシャル層の島２とで形成されるダイオードは
抵抗パターン全面にあり、連続的に分布しているが、こ
こではこれらのダイオードの中で加わる電圧が最大のも
のと最小のもののみをそれぞれＤ２とＤｌで表わしてい
る。
第２図でも示されているように、抵抗３とｎ−エビタキ
シャル層２は通常短絡され、これらの間で構成されるダ
イオードＤＩ、Ｄ２に逆方向電圧が加わるようにして寄
生効果を抑制している。また、分離１とｎ−エピタキシ
ャルＮ２とで形成されるダイオードＤ３も、電気的な分
離をするために逆方向電圧が加えられている。このため
、これら２つの接合からは空乏層が伸びているが、これ
ら２つの空乏層が接触することを避けるために、２つの
接合つまり抵抗３と分離１との間隔りを充分に広くしな
ければならない、しかも、分離拡散は拡散深さが大きい
ために、分離拡散１の実際の端はマスクパターンよりも
大きく横方向にはみ出し、また分！Ｉｉ！、１とｎ−エ
ピタキシャル層２との接合に加わる逆方向電圧も大きな
場合が多い。これらの理由により、抵抗３と分離１との
間の間隔りは更に大きなものとなってしまう、そこで、
従来は抵抗３と分離１との対向する部分を少なくして、
面積の消費を小さくするために、抵抗３はできるだけ同
じｎ−エピタキシャル層の島２に入れるよう設計されて
いた。
シャル層２は通常短絡され、これらの間で構成されるダ
イオードＤＩ、Ｄ２に逆方向電圧が加わるようにして寄
生効果を抑制している。また、分離１とｎ−エピタキシ
ャルＮ２とで形成されるダイオードＤ３も、電気的な分
離をするために逆方向電圧が加えられている。このため
、これら２つの接合からは空乏層が伸びているが、これ
ら２つの空乏層が接触することを避けるために、２つの
接合つまり抵抗３と分離１との間隔りを充分に広くしな
ければならない、しかも、分離拡散は拡散深さが大きい
ために、分離拡散１の実際の端はマスクパターンよりも
大きく横方向にはみ出し、また分！Ｉｉ！、１とｎ−エ
ピタキシャル層２との接合に加わる逆方向電圧も大きな
場合が多い。これらの理由により、抵抗３と分離１との
間の間隔りは更に大きなものとなってしまう、そこで、
従来は抵抗３と分離１との対向する部分を少なくして、
面積の消費を小さくするために、抵抗３はできるだけ同
じｎ−エピタキシャル層の島２に入れるよう設計されて
いた。
しかし、このような設計においては抵抗での電圧降下が
最大使用電圧を制限するようになってくる。今、分離電
位を基準にして、抵抗の高電位側をＶＮ、低電位側をＶ
Ｌとすれば、抵抗での電圧降下はＶＨ−ＶＬとなる。つ
まり、ダイオードＤ２に加わる電圧はＶ、−Ｖ、となり
、ダイオードＤ３に加わる電圧は■□となる。ダイオー
ドＤ１およびＤ２の降伏電圧をＢＶＡ、ダイオードＤ３
の降伏電圧をＢ Ｖ ｉｔとすれば、加えられる電圧に
おいては、 ｖＨ−ｖ、＜３ＶＡ Ｖ、＜ＢＶＩ の制限がある。つまり、高電位側の電圧値ｖＨはＢ Ｖ
ｍかＢＶＡ＋ＶＬの何れか低い方で制限されることに
なる。分離拡散とベース拡欣の接合深さの差によって、
両者が形成するダイオードの降伏電圧には大きな差があ
り、通常は、ＢｖＡはＢｖＩｌの半分程度である。最小
の場合を考えるならば、■、は分離電位となるから、こ
の場合、使用電圧はＢｖＡで制限されることになる。つ
まり、分離に対しては充分な電圧余裕があるにも係わら
ず、実際に使用可能な電圧はそれよりも溝かに小さな値
ＢＶｌｌで制限されることになるという問題点があった
。
最大使用電圧を制限するようになってくる。今、分離電
位を基準にして、抵抗の高電位側をＶＮ、低電位側をＶ
Ｌとすれば、抵抗での電圧降下はＶＨ−ＶＬとなる。つ
まり、ダイオードＤ２に加わる電圧はＶ、−Ｖ、となり
、ダイオードＤ３に加わる電圧は■□となる。ダイオー
ドＤ１およびＤ２の降伏電圧をＢＶＡ、ダイオードＤ３
の降伏電圧をＢ Ｖ ｉｔとすれば、加えられる電圧に
おいては、 ｖＨ−ｖ、＜３ＶＡ Ｖ、＜ＢＶＩ の制限がある。つまり、高電位側の電圧値ｖＨはＢ Ｖ
ｍかＢＶＡ＋ＶＬの何れか低い方で制限されることに
なる。分離拡散とベース拡欣の接合深さの差によって、
両者が形成するダイオードの降伏電圧には大きな差があ
り、通常は、ＢｖＡはＢｖＩｌの半分程度である。最小
の場合を考えるならば、■、は分離電位となるから、こ
の場合、使用電圧はＢｖＡで制限されることになる。つ
まり、分離に対しては充分な電圧余裕があるにも係わら
ず、実際に使用可能な電圧はそれよりも溝かに小さな値
ＢＶｌｌで制限されることになるという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、使用可能な電圧を太き（することのできる半
導体装置を得ることを目的とする。
たもので、使用可能な電圧を太き（することのできる半
導体装置を得ることを目的とする。
この発明に係る半導体装置は、抵抗を分割して複数の島
に配置して部分抵抗を形成し、それらを配線で接続する
ようにしたものである。
に配置して部分抵抗を形成し、それらを配線で接続する
ようにしたものである。
この発明においては、抵抗を分割して形成することによ
り、個々の部分抵抗での電圧降下を任意に小さくするこ
とができ、抵抗での電圧降下により回路の最高電圧が制
限されることを防止できる。
り、個々の部分抵抗での電圧降下を任意に小さくするこ
とができ、抵抗での電圧降下により回路の最高電圧が制
限されることを防止できる。
以下、本発明の一実施例を第１図を用いて説明する。
第１図に示された本発明の一実施例による接合分離タイ
プの集積回路の構造では、２つのｎ−エピタキシャル層
の島２にわたって抵抗３が構成されている点が、第２図
の集積回路とは違っているが、個々の島２の中の構造は
全く同じであり、これらが配ｖＡ６によって接続されて
いる。
プの集積回路の構造では、２つのｎ−エピタキシャル層
の島２にわたって抵抗３が構成されている点が、第２図
の集積回路とは違っているが、個々の島２の中の構造は
全く同じであり、これらが配ｖＡ６によって接続されて
いる。
今、抵抗３の高電位側を■□、中間点をＶＭ＋低電低電
金側、として、第２図の例と同様に考えれば、 Ｖ、 ＜ＢＶ。
金側、として、第２図の例と同様に考えれば、 Ｖ、 ＜ＢＶ。
となる。但し、Ｒ１とＲ２は２つの分割抵抗を表わす。
結局、■□は次の電圧値の中の一番小さなもので制限さ
れることになる。
れることになる。
（１＋Ｒ１／Ｒ２）Ｂ ＶＡ 、 （１＋Ｒ２／Ｒ１）
Ｂ ｖＡ、 Ｂ ｖｓ但し、ｖＬは分離電位に取って
いる。最初の２つの電圧値は、Ｒ１＝Ｒ２となるように
設計すれば、等しくなりかつ両者の内の最小値が最も大
きくなる。そしてこのとき、ｖＭは２ＢＶＡかＢＶ、の
何れか小さな方で制限されることになる。これを、第２
図の集積回路での場合と比較するならば、抵抗３とエピ
タキシャル層２とで形成されるダイオードＤｌｌ、 Ｄ
１２．０２１． Ｄ２２による制限値が２倍に改善され
ていることがわかる。もし、Ｂ Ｖ ｓがＢＶＡよりも
充分に大きければ、使用可能電圧もそれだけ改善される
ことになる。
Ｂ ｖＡ、 Ｂ ｖｓ但し、ｖＬは分離電位に取って
いる。最初の２つの電圧値は、Ｒ１＝Ｒ２となるように
設計すれば、等しくなりかつ両者の内の最小値が最も大
きくなる。そしてこのとき、ｖＭは２ＢＶＡかＢＶ、の
何れか小さな方で制限されることになる。これを、第２
図の集積回路での場合と比較するならば、抵抗３とエピ
タキシャル層２とで形成されるダイオードＤｌｌ、 Ｄ
１２．０２１． Ｄ２２による制限値が２倍に改善され
ていることがわかる。もし、Ｂ Ｖ ｓがＢＶＡよりも
充分に大きければ、使用可能電圧もそれだけ改善される
ことになる。
第３図は、本発明の誘電体分離構造の集積回路における
実施例を示す図である。ここで、７は多結晶シリコンに
よる支持基板、８は島間の絶縁のための酸化膜、９はｎ
＋拡散層、１０はｎ−シリコン島である。この場合、第
１図で示した接合分離での場合のような、基板との間で
構成されるダイオード０１３． Ｄ２３は存在しないの
で、このダイオードに起因する使用電圧の制限はない。
実施例を示す図である。ここで、７は多結晶シリコンに
よる支持基板、８は島間の絶縁のための酸化膜、９はｎ
＋拡散層、１０はｎ−シリコン島である。この場合、第
１図で示した接合分離での場合のような、基板との間で
構成されるダイオード０１３． Ｄ２３は存在しないの
で、このダイオードに起因する使用電圧の制限はない。
しかし、抵抗３とｎ−シリコン島１０とで構成されるダ
イオードＤｌｌ、 Ｄ１２． Ｄ２１． Ｄ２２
は、第１図の回路におけるダイオードと同様に存在する
ので、このダイオードの降伏電圧によって、使用電圧が
制限される。この場合も、第１図の回路と同様にして抵
抗３を複数の島１０に分割することによって、使用電圧
を向上させることが可能である。
イオードＤｌｌ、 Ｄ１２． Ｄ２１． Ｄ２２
は、第１図の回路におけるダイオードと同様に存在する
ので、このダイオードの降伏電圧によって、使用電圧が
制限される。この場合も、第１図の回路と同様にして抵
抗３を複数の島１０に分割することによって、使用電圧
を向上させることが可能である。
なお、以上の例では抵抗３を２つの島に分割しであるが
、もっと多（の島に分割すれば、抵抗に加わる電圧をも
っと抑えることができる。特に、誘電体分離構造におい
ては、基板との間のダイオードが存在しないので、抵抗
に加わる電圧を抑えれば、それだけ使用電圧が向上する
ことになり、その効果が非常に大きい。
、もっと多（の島に分割すれば、抵抗に加わる電圧をも
っと抑えることができる。特に、誘電体分離構造におい
ては、基板との間のダイオードが存在しないので、抵抗
に加わる電圧を抑えれば、それだけ使用電圧が向上する
ことになり、その効果が非常に大きい。
以上述べ゛たように、この発明に係る半導体装置によれ
ば、抵抗を複数の島に分割して形成し、これらの部分抵
抗を直列接続するようにしたので、デバイスの基本構造
あるいはプロセス工程の変更を必要とすることなく、単
にマスクパターンのみを変更することによって、抵抗に
加えることのできる電圧を大きく向上できる効果があり
、これは、例えば抵抗によって高電圧を降圧して、低電
圧回路に供給するような場合に非常に有効である。
ば、抵抗を複数の島に分割して形成し、これらの部分抵
抗を直列接続するようにしたので、デバイスの基本構造
あるいはプロセス工程の変更を必要とすることなく、単
にマスクパターンのみを変更することによって、抵抗に
加えることのできる電圧を大きく向上できる効果があり
、これは、例えば抵抗によって高電圧を降圧して、低電
圧回路に供給するような場合に非常に有効である。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体装置を示す図、
第２図は従来の半導体装置を示す図、第３図は本発明の
他の実施例による半導体装置を示す図である。 ■は分離拡散、２はｎ−エピタキシャル層、３はベース
拡散による拡散抵抗、４はコンタクト用のｎ′″拡散、
５はコンタクトホール、６はアルミ配線、７は多結晶シ
リコンによる支持基板、８は島間分離用の酸化膜、９は
ｎ゛拡散層、１０はｎ−シリコン島、Ｒ１，Ｒ２は分割
された個々の抵抗における抵抗値、Ｄｌｌ、 Ｄ１２．
Ｄ２１． Ｄ２２は抵抗とエピタキシャル層とで構成
されるダイオード、Ｄ１３． Ｄ２３は基板とエピタ
キシャル層とで構成されるダイオード、ＣＩ、Ｃ２は誘
電体分離構造における寄生容量である。 なお図中、同一符号は同一または相当箇所を表わす。
第２図は従来の半導体装置を示す図、第３図は本発明の
他の実施例による半導体装置を示す図である。 ■は分離拡散、２はｎ−エピタキシャル層、３はベース
拡散による拡散抵抗、４はコンタクト用のｎ′″拡散、
５はコンタクトホール、６はアルミ配線、７は多結晶シ
リコンによる支持基板、８は島間分離用の酸化膜、９は
ｎ゛拡散層、１０はｎ−シリコン島、Ｒ１，Ｒ２は分割
された個々の抵抗における抵抗値、Ｄｌｌ、 Ｄ１２．
Ｄ２１． Ｄ２２は抵抗とエピタキシャル層とで構成
されるダイオード、Ｄ１３． Ｄ２３は基板とエピタ
キシャル層とで構成されるダイオード、ＣＩ、Ｃ２は誘
電体分離構造における寄生容量である。 なお図中、同一符号は同一または相当箇所を表わす。
Claims (2)
- （１）電気的に相互に分離された複数の第１導電型の半
導体島領域を有する半導体装置において、上記複数の島
領域の内少なくとも２つの島領域に分割して、かつ第２
導電型の半導体層を拡散して形成した部分抵抗を、直列
接続してなる抵抗素子を備えたことを特徴とする半導体
装置。 - （２）上記部分抵抗での電圧降下は該部分抵抗と上記島
領域との間の接合の降伏電圧よりも小さく、上記抵抗素
子全体での電圧降下は上記部分抵抗と島領域との間の接
合の降伏電圧よりも大きくなるように設計されているこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32651987A JPH01168052A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32651987A JPH01168052A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01168052A true JPH01168052A (ja) | 1989-07-03 |
Family
ID=18188737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32651987A Pending JPH01168052A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01168052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401995A (en) * | 1992-07-31 | 1995-03-28 | Sgs-Thomson Microelectronics, S.R.L. | Circuit with diode-protected emitter resistors |
-
1987
- 1987-12-23 JP JP32651987A patent/JPH01168052A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401995A (en) * | 1992-07-31 | 1995-03-28 | Sgs-Thomson Microelectronics, S.R.L. | Circuit with diode-protected emitter resistors |
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