JPH06195475A - マイクロコントローラｉ／ｏポート割込機構 - Google Patents

Abstract

(57)【要約】 【目的】 従来のマイクロコントローラの割込能力を高
めるための機構を提供する。 【構成】 Ｉ／Ｏポート割込機構は、ポートに接続され
ポート内で起こる割込のソースをレポートするためのソ
ースレジスタ（４０，４２，４４）と、ソースレジスタ
に接続され、かつ割込の発生のためのＩ／Ｏポートを構
成するように動作可能な割込マスクレジスタ（３８）
と、さらにソースレジスタの出力に接続され、Ｉ／Ｏポ
ート内で起こる割込を待機させるように動作可能な割込
コントローラとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】

【０００２】

【発明の分野】この発明は割込能力を有するマイクロプ
ロセッサおよびマイクロコントローラに関する。より特
定的に、この発明はこのようなマイクロプロセッサおよ
びマイクロコントローラの割込能力を向上させるための
構造および方法に関する。

【０００３】

【関連技術の説明】入力／出力サービス要求フラグのポ
ーリングは非常に多くの量のマイクロプロセッサまたは
マイクロコントローラ時間を使用する。ポーリングはま
たシステムスループット、すなわち、特定の時間期間の
間に処理または交信されるトータルの有用な情報を低減
する。したがって、スループットを増大させる点から、
同様にプログラムの複雑さを軽減させる点から、もし入
力／出力（Ｉ／Ｏ）デバイスがマイクロプロセッサまた
はマイクロコントローラから直接サービスを要求すれば
有利である。割込はこの能力を提供する。

【０００４】本質的に、割込は外部ハードウエアによっ
て開始されるサブルーチン呼出しである。Ｉ／Ｏデバイ
スがサービスを要求する場合、それは内部割込要求フリ
ップフロップをセットしてもよい。そのようなフリップ
フロップの出力はマイクロプロセッサまたはマイクロコ
ントローラの割込ピンに接続される。このように、フリ
ップフロップはそれがマイクロプロセッサによって認識
されるまでＩ／Ｏデバイスの割込要求をストアする。

【０００５】割込要求は非同期であり、それゆえにそれ
らはプログラム実行の任意の点で発生し得る。割込が発
生した場合、現在の命令の実行は終了され、割込がマイ
クロプロセッサによって認識され、かつ制御は割込をサ
ービスするサブルーチンに転送される（つまりサービス
ルーチンは「誘導（vectored to ）」される）。マイク
ロプロセッサまたはマイクロコントローラが割込に応答
した場合、、割込要求フリップフロップはマイクロプロ
セッサからの直接の信号によって、またはサービスサブ
ルーチンによって発生されるデバイス選択パルスによっ
てクリアされる。Ｉ／Ｏサービスサブルーチンが終わっ
たときに適切な点でプログラム実行を再開するために、
プログラムカウンタは制御がサービスサブルーチンに転
送される前に自動的にセーブされる。サービスサブルー
チンはそれがスタック上で使用する任意のレジスタの内
容をセーブし、戻る前にレジスタの内容を復元する。プ
ログラムカウンタ、フラグレジスタ、アキュムレータ、
汎用レジスタの内容はともにマイクロプロセッサの状態
を表わす。

【０００６】割込入力には２つのタイプがあり、それは
マスクすることができないものとマスクすることができ
るものとである。論理信号がマスクすることができない
割込入力に与えられた場合、マイクロプロセッサはすぐ
に割込まれる。論理信号がマスクすることができる割込
入力に与えられた場合、マイクロプロセッサはその特定
の入力が可能化されさえすれば割込まれる。マスクする
ことのできる割込はプログラム制御下で可能化または不
能化される。もし不能化されれば、割込要求はマイクロ
プロセッサによって無視される。

【０００７】マスクすることのできない割込入力は出力
ポートからの割込マスク信号によって外部からマスクす
ることが可能である。出力ポートからのマスクビットは
割込信号をゲートし得る。もし出力命令がマスクビット
位置に１を書込めば、その割込は可能化され、もし０を
書込めば、それは不能化され得る。

【０００８】割込に応答して、以下の動作が発生する。 １．マイクロプロセッサは現在の命令の処理を終了す
る。

【０００９】２．割込マシンサイクルが実行される。こ
のサイクルの間プログラムカウンタはセーブされ、制御
は適切なメモリ場所に転送される。

【００１０】３．マイクロプロセッサの状態がセーブさ
れる。 ４．もし１つより多いＩ／Ｏデバイスが転送された場所
と関連していれば、割込を要求している最も優先権の高
いデバイスが識別される。

【００１１】５．割込Ｉ／Ｏデバイスをサービスするサ
ブルーチンが実行される。このサブルーチンはもしステ
ップ２でクリアされなければ割込サービス要求フリップ
フロップをクリアする。

【００１２】６．マイクロプロセッサのセーブ状態が復
元される。 ７．制御は割込まれた命令に続く命令に戻される。

【００１３】上の各ステップはある量の時間を必要とす
る。所与のマイクロプロセッサおよび外部割込論理のた
めの組合わされた時間は、マイクロプロセッサがサービ
スに対するＩ／Ｏデバイスの要求にどれくらい速く応答
するかを決定する。

【００１４】割込の発生と割込処理サブルーチンの開始
との間で経過する時間は応答時間、つまり上のステップ
１から４にかかる時間の合計である。マイクロプロセッ
サが割込まれる総時間とサービスサブルーチンの実際の
実行時間との間の差はオーバヘッドと呼ばれる。低いオ
ーバヘッドを有する割込構造はより大きなスループット
を可能にする。

【００１５】今まで、インテル（Ｉｎｔｅｌ）８０５１
のような市販で入手可能なマイクロコントローラを使用
するあるアプリケーションにおいて、これらの製品によ
って与えられる非常に多数の割込に対する必要性があっ
た。たとえば、インテル８０５１は２つの外部からの割
込を有する。大きな集積システムにおいて、２つより多
い割込を必要とする、または他の態様ではそれを有効に
使用することができることは設計者にとって珍しいこと
ではない。今まで一般に利用可能なマイクロプロセッサ
およびマイクロコントローラの割込能力を増加するまた
は他の態様で高めるための安価でありかつ実現が容易な
方法はなかった。このような方法の欠如は先行技術の欠
点および欠陥であった。

【００１６】

【発明の概要】この発明はＩ／Ｏポート割込機構を与え
ることによって先行技術の欠点および欠陥を克服するも
のであり、Ｉ／Ｏポート割込機構はポートに接続されポ
ート内で生じる割込のソースをレポートするためのソー
スレジスタと、ソースレジスタに接続され、割込の発生
のためのＩ／Ｏポートを構成するように動作可能である
割込マスクレジスタと、ソースレジスタの出力に接続さ
れ、Ｉ／Ｏポート内で生じる割込を待機させる（hold o
ff）ように動作可能である割込コントローラとを含む。

【００１７】本質的に、この発明の実施例は２つの組の
マスクビットを含み、それはポートに直接関連するマス
クレジスタにおけるものと、割込コントローラにおける
ものとである。前者の組はポートを構成するためにのみ
使用され、後者の組は時間期間の間割込を待機させるた
めに使用され得る。割込はこの発明の実施例においてラ
ッチされるので、それらは割込発生事象が割込「待機」
期間中に発生した場合でも失われない。

【００１８】したがって、この発明の目的はインテル８
０５１のような従来のマイクロコントローラの割込能力
を高めるための機構を提供することである。

【００１９】この発明の他の目的は最小のハードウエア
およびソフトウエア要求を有する割込機構を提供するこ
とである。

【００２０】この発明のさらに他の目的は割込が失われ
ない割込機構を提供することである。

【００２１】この発明の他の目的、利点および新規の特
徴は添付の図面と関連して考えられるこの発明の以下の
説明から明らかになるであろう。

【００２２】

【好ましい実施例の説明】ここで図面を参照して、より
特定的に図１を参照して、８０５１マイクロコントロー
ラファミリィの一般的なアーキテクチャ構造のブロック
図が示され、このファミリィおよび構造は当業者に非常
によく知られている。マイクロコントローラのこのファ
ミリィの様々な局面はすぐ下で論じられる。この議論の
目的はこの発明の教示が有用に適用され得る環境を説明
することであり、かつ先行技術のマイクロコントローラ
の動作に関する一般的な背景を与えることであり、この
議論はこの発明の範囲を制限することが意図されるもの
ではなく、どんな意味においてもそのように解釈される
べきではない。

【００２３】ここで図１を参照して、８０５１ファミリ
ィの製品はＣＰＵ２、発振器およびタイミング回路４、
リードオンリメモリ／電気的にプログラム可能なリード
オンリメモリ（「ＲＯＭ／ＥＰＲＯＭ」）６、ランダム
アクセスメモリ「ＲＡＭ」８、制御回路１０、タイマ／
カウンタ１２、プログラマブルシリアルポート１４、お
よびプログラマブルＩ／Ｏ１６を含むように示され得
る。

【００２４】基本的な８０５１は４−ｋバイトのＲＯＭ
６、１２８−バイトのＲＡＭ８、２つの１６−ビットタ
イマ／カウンタ１２、４つのプログラマブル８−ビット
Ｉ／Ｏポート、シリアルＩ／Ｏライン２０、および２つ
の外部割込ライン１８を含む。オンチップ発振器および
クロック回路４は外部から接続された水晶が動作するこ
とを必要とする。

【００２５】８０５１は５つのハードウエア起動された
割込１８、２２を有し、そのうちの２つは外部１８であ
る。内部割込２２はタイマおよび内部シリアルポートに
よって発生される。割込の優先レベルは予め規定され得
る。割込は選択的にまたはグローバルに不能化され得
る。内部タイマ／カウンタはパルス幅および時間間隔を
測定し、事象をカウントし、周期的な割込を引起こすた
めに使用され得る。

【００２６】８０５１ソフトウエアプログラムは１１１
の命令からなる命令セットを使用してアセンブリ言語に
書込まれ得る。命令は演算動作、論理動作、データ転
送、論理変数（Boolean variable）処理、およびプログ
ラムならびにマシン制御の機能グループに分けられる。
非時間クリティカルアプリケーションに対して、マイク
ロコンピュータはＰＬ／Ｍ言語によってサポートされ
る。

【００２７】図２は従来の８０５１マイクロコントロー
ラのさらに詳細な図を示す。この発明の実施例において
重要な役割を果たすあるエレメントであって、図２には
示されるが図１には示されないものは、割込イネーブル
（ＩＥ）レジスタ２４、割込優先（ＩＰ）レジスタ２
６、およびタイマ／カウンタ制御（ＴＣＯＮ）レジスタ
２８を含む。

【００２８】次に図３を参照して、従来の８０５１マイ
クロコントローラのための５つの割込ソースが示され
る。外部割込ＩＮＴ０およびＩＮＴ１（図３（ａ）およ
び（ｃ）に示される）は、各々ＴＣＯＮレジスタ（図２
のエレメント２８）のビットＩＴ０およびＩＴ１に依存
して、レベル起動されるかまたは遷移起動されるかのい
ずれかが可能である。これらの割込を実際に発生するフ
ラグはＴＣＯＮにおいてビットＩＥ０およびＩＥ１であ
る。外部割込が発生された場合、それを発生したフラグ
は、割込が遷移起動されていさえすればサービスルーチ
ンが誘導されたときにハードウエアによってクリアされ
る。もしその割込がレベル起動されていれば、外部要求
ソースはオンチップハードウエアよりはむしろ要求フラ
グを制御するものである。

【００２９】図３（ｂ）および（ｄ）を次に参照して、
タイマ０およびタイマ１割込はＴＦ０およびＴＦ１によ
って発生され、それらはそれぞれのタイマ／カウンタレ
ジスタにおけるロールオーバによってセットされる。タ
イマ割込が発生された場合、それを発生したフラグはサ
ービスルーチンが誘導された場合にオンチップハードウ
エアによってクリアされる。

【００３０】次に図３（ｅ）を参照して、シリアルポー
ト割込はＲＩおよびＴＩの論理ＯＲによって発生され
る。これらのフラグのいずれもがサービスルーチンが誘
導された場合にハードウエアによってクリアされない。
実際、サービスルーチンは割込を発生したのがＲＩであ
るかＴＩであるかを通常決定し、そのビットはソフトウ
エアでクリアされる。

【００３１】８０５１ファミリィにおいて、割込を発生
するビットのすべてはソフトウエアによってセットまた
はクリアされることが可能であり、それがハードウエア
によってクリアされた場合と同一の結果を有する。つま
り、ソフトウエアで割込を発生でき、またはペンディン
グの割込をキャンセルすることが可能である。

【００３２】図３（ａ）から（ｅ）に示される割込ソー
スの各々は、特殊機能レジスタＩＥ（図２のエレメント
２４）のビットをセットまたはクリアすることによって
個々に可能化または不能化することが可能である。ＩＥ
レジスタ２４はまたグローバル不能化ビット、ＥＡを含
み、それは一度にすべての割込を不能化する。

【００３３】前述のように、そのうちの２つだけが外部
からのものである５つの割込ラインを有することに加え
て、従来の８０５１型のマイクロコントローラはまた３
２のＩ／Ｏライン、４つのポートの各々につき８つ、を
有する。すべての４つのポート（図１のプログラマブル
入力／出力回路１６に接続され、図２で参照番号３０、
３２、３４および３６を付されて示される）は２方向で
ある。各ポートはラッチ（特殊機能レジスタＰ０からＰ
３）、出力ドライバ、および入力バッファからなる。ポ
ート０および２の出力ドライバならびにポート０の入力
バッファは外部メモリにアクセスする際に使用される。
このアプリケーションにおいて、ポート０は低いバイト
の外部メモリアドレスを出力し、書込まれつつあるまた
は読出されつつあるバイトでタイムマルチプレクスされ
る。ポート２はアドレスが１６ビット幅である場合にハ
イバイトの外部メモリアドレスを出力する。他の態様
で、ポート２ピンはＰ２特殊機能レジスタ（「ＳＲ
Ｆ」）内容を出し続ける。すべてのポート３ピンは多機
能である。それらはポートピンであるばかりでなく、タ
イマ／カウンタ外部入力およびタイマ／カウンタキャプ
チャ／リロードトリガのような様々な特殊機能を果た
す。

【００３４】やはり上述のように、これに関連する事件
で詳細に論じられたコードレス電話応用のような大集積
システムに関連して、従来の８０５１が提供するたった
２つの外部割込より多い割込を有することが望ましい。
この発明は入力として規定されたポートピンが割込をマ
イクロコントローラに発生することを許容するマイクロ
コントローラに付加され得る機構を提供することによっ
て、このギャップを埋めようとするものである。

【００３５】次に図４を参照して、この発明の教示に従
う割込機構の一実施例が示される。一般に、図４に示さ
れるこの発明の実施例において、２つの組の割込マスク
があり、ポートピンと直接関連する組と、それ自体割込
コントローラモジュールにある組とである。

【００３６】すなわち、図４を参照して、ポート１ピン
３２の８つすべては、入力としてプログラムされた場
合、エッジ遷移上でマスクすることのできる割込を発生
し得る。前述のように、割込機能はマイクロコントロー
ラとは別のハードウエアで実現される。図４は、本質的
に、割込機能の基本構造を示す。

【００３７】図４に示されるこの発明の実施例におい
て、割込はポート１割込トリガ制御レジスタのプログラ
ミングに依存して、立上がりまたは立下がり遷移のいず
れか上で発生される。選択はピンごとに行なわれる。

【００３８】図４に示される割込マスクレジスタ３８を
参照して、ソフトウエアプログラマブル割込イネーブル
ビットが８つの入力の各々に対して要求される。ビット
をセットすると対応する入力ポートからの割込発生が可
能になり、ビットブロック割込発生をクリアする。割込
はプログラム極性の遷移が割込が可能化されている間に
発生した場合にのみ発生される。割込がマスクされてい
る間に発生する遷移は、もし割込がその後可能化されれ
ばレポートされない。しかしながら、この状況は「局
所」割込マスクにのみあてはまることに注目されたい。
もしポート１割込が主割込マスクレジスタ１によってマ
スクされ、かつ関連する割込原因がアクティブであれ
ば、つまり、もしビットのうちの１つが対応するポート
１割込ソースレジスタにセットされれば、主割込マスク
レジスタ１で割込を可能化することが割込を発生する。
図４に示されたこの発明の実施例において、局所割込イ
ネーブルビットはどのピンが割込を発生することが可能
であるかを永久的に選択することが意図される。主マス
クレジスタはソフトウエアがクリティカルなタスクが実
行されている間に割込を待機させるように動作する場合
に、短い時間期間の間割込をターンオフするために使用
されることが意図される。

【００３９】引続き図４を参照して、３つのソースレジ
スタ４０、４２、４４がこの発明の示された実施例で設
けられることが理解される。これらのレジスタ４０、４
２、４４はどの単数または複数の入力ポートにより割込
要求が発生されたかをレポートするためのものである。
レジスタ４０、４２のうちの２つは２つの入力ポートの
各々に対して１つのビットを含む。第３のレジスタ４４
は４つの入力ポートの各々に対して１つのビットを含
む。ポート１割込トリガ制御レジスタにプログラムされ
た遷移選択に依存して、入力ピンのハイからローまたは
ローからハイの遷移は、割込マスクビットがセットされ
ていないと仮定して、、対応する割込ステータスビット
をセットする。このビットはレジスタがソフトウエアに
よって読出されるまでセットされたままである。

【００４０】汎用出力ラッチ（図２参照）について幾分
より詳細に論じると、このラッチは外部機能を制御する
ための１１の汎用出力ピンを備える。この発明の実際に
構成された実施例において、これは１対のレジスタであ
り、一方は７ビットレジスタであり、他方は４ビットレ
ジスタであり、マイクロコントローラデータバス上にあ
る。ビットがソフトウエアによってレジスタのうちの１
つでセットされた場合、対応する出力ピンもまたセット
される。ビットがクリアされた場合、ピンがクリアされ
る。その省略値状態として汎用出力のうちの１つを与え
るすべてのピンは省略値としてハイレベルを取る。

【００４１】この発明が組込まれ、かつこれに関連した
事件で詳細に論じられる実際に構成されたコードレス電
話において、キーパッド（ＯＵＴ６、７）および３レベ
ル入力（ＯＵＴ１０）を除くすべてのピンに対するマル
チプレクス制御は、それらの他の機能が源を発するモジ
ュールに置かれ、パラレルポートモジュールに置かれる
のではない。キーパッドおよび３レベルマルチプレクス
は汎用出力レジスタ１で制御される。

【００４２】パラレルＩ／Ｏポートが不能化された場
合、クロック発生器モジュール（図５および図６参照）
に置かれたモジュールイネーブル制御レジスタ０を経
て、汎用出力として動作するすべてのピンはハイインピ
ーダンス状態に置かれる。

【００４３】ここで３レベル入力ポートに関して、３つ
の別個の入力状態、ハイ、ロー、およびオープンまたは
接続なしを検出することが可能な２つのピンが与えられ
る。入力の状態は外部割込ステータスレジスタで発生さ
れる。２つのピンは割込要求を発生しない。３レベルＩ
Ｎ１ピンは以下のように集積回路の動作モードを選択す
るために実際に構成されたコードレス電話で使用される
ＩＣにおいて主に使用され、３レベルＩＮ１ピンの状態
はリセットがイナクティブになった場合に集積回路によ
ってモニタされる。ＩＣは以下の状態のうちの１つにな
る。

【００４４】

【表１】

【００４５】リセットピンがイナクティブになった後、
３レベルＩＮ１ピンは一般入力として使用され得る。

【００４６】この発明の示された実施例における外部割
込入力ポートに関して、立上がりおよび立下がり遷移の
両方上で割込要求を発生する３つの割込入力が与えられ
る。各入力ピンのステータスは別の１ビットレジスタで
レポートされる。もしピンが最後にそのステータスレジ
スタが読出されるまたはリセットされたときから状態を
変えれば、割込要求はラッチされ割込コントローラモジ
ュール（図５および図６参照）に送られる。

【００４７】前述に基づいて、当業者は図４に示された
割込構造は２つの組の割込マスクを含むことをここで完
全に理解するはずである。前述されかつ上に論じられた
ように、一方の組はポートピンと直接関連し、他方の組
は割込コントローラモジュールそれ自体にある。

【００４８】割込を発生しかつ待機させることに関し
て、通常の実務はポートピンに直接関連するマスクレジ
スタをプログラムし、どのピンが割込を発生するために
使用されるべきかを構成するソフトウエアのためのもの
である。さらに、もしそのソフトウエアがある時間期間
の間割込を待機させる機能を果たすことが可能であれ
ば、それは割込コントローラのマスクビットを通常変化
させ、マスクレジスタのみにマスクビットを残すであろ
う。この重要性は、ポートピンに関連するマスクビット
が、割込事象が図４に示される割込ソースレジスタ４
０、４２、４４内でラッチされるか否かを制御すること
である。このように、マスクビットが可能化されている
間のプログラム方向における遷移のみがラッチされる。

【００４９】この発明の実施例において、割込コントロ
ーラそれ自体のマスクビットのみが割込を待機させるた
めに使用される。したがって、この発明の実施例におい
て、割込コントローラにあるマスクビットが不能化され
ている間に発生する割込は、図４に示されたパラレルポ
ート構造内でラッチし、一旦ソフトウエアが割込コント
ローラを再可能化すればマイクロコントローラで登録さ
れ得る。これはもし割込事象がポートに関連するマスク
レジスタが不能化されたらおよびそうなった場合に発生
すればあてはまらないであろう。その場合、割込は失わ
れる。

【００５０】このように、一般にこの発明の実施例にお
いて、パラレルポートでの割込マスクはポートを構成す
るためにのみ使用され、割込コントローラにおける割込
マスクは、所望されれば、割込を待機させるために使用
されることが理解されなければならない。

【００５１】さらに、この発明の実施例に関して、８つ
の可能な割込を３つの別個のグループ４０、４２、４４
に分けることはソフトウエアレポートを単純化すること
が理解されなければならない。さらに、ソフトウエアが
この発明の実施例において立上がりまたは立下がり遷移
のいずれか上で割込の発生を容易にもたらすことができ
るという事実は、その明白な特徴および利点として認識
されなければならない。

【００５２】前述のすべてに基づいて、当業者はこの発
明の実施例の構造、動作および利点を完全に認識および
理解するはずである。この発明は２つの組の割込マスク
ビットを含むパラレルポート割込構造を提供し、一方は
パラレルポートピンに直接関連するマスクレジスタにあ
り、他方は割込マスクコントローラにある。前者の組は
ポートピンを構成するためにのみ使用され、後者の組は
割込を待機させるために採用され得る。２つの組のマス
クビットの間には割込ソースレジスタもまた与えられ
る。この仕事の分割は割込が待機期間の間に失われず、
むしろ割込はそれらが適切なアクションが取られ得るよ
うにマイクロコントローラに読出されるまで、割込ソー
スレジスタでラッチされたままであることを確実にす
る。当業者はまたこの発明は最小限のハードウエアおよ
びソフトウエアを使用してそれが行なう利点を提供する
ことを理解しなければならない。

【００５３】明らかに様々な修正および変形が上述の教
示に鑑みて可能である。したがって、前掲の特許請求の
範囲内で、この発明はそこに特定的に記載された以外の
他の態様で実行され得る。

【図面の簡単な説明】

【図１】マイクロコントローラファミリィの一般的なア
ーキテクチャ構造のブロック図である。

【図２】図１に示されるマイクロコントローラファミリ
ィの一般的な構造のより詳細なブロック図である。

【図３】（ａ）から（ｅ）は図１および図２で示された
マイクロコントローラファミリィのメンバの割込ソース
を示す図である。

【図４】この発明の教示に従う割込機能機構の構造を示
す図である。

【図５】この発明の教示に従う割込機能機構を含む集積
回路のブロック図である。

【図６】この発明の教示に従う割込機能機構を含む集積
回路のブロック図である。

【符号の説明】

２ ＣＰＵ ４ 発振器およびタイミング回路 ６ ＲＯＭ／ＥＰＲＯＭ ８ ＲＡＭ １０ 制御回路 １２ タイマ／カウンタ １４ プログラマブルシリアルポート １６ プログラマブルＩ／Ｏ ３８ 割込マスクレジスタ ４０ ソースレジスタ ４２ ソースレジスタ ４４ ソースレジスタ

フロントページの続き (72)発明者 ジョセフ・ウィリアム・ピーターソン アメリカ合衆国、78737 テキサス州、オ ースティン、ブラフ・トレイル、ボック ス・51・ピィ、アール・アール・６ (72)発明者 吉川 宗宏 東京都港区港南１−７−４ (72)発明者 松原 弘 東京都港区港南１−７−４ (72)発明者 藤田 敏弘 東京都港区港南１−７−４ (72)発明者 鶴身 和重 東京都港区港南１−７−４

Claims (8)

【特許請求の範囲】
1. 【請求項１】 マイクロコントローラＩ／Ｏポート割込
   機構であって、前記マイクロコントローラＩ／Ｏポート
   は複数個のポートピンを含み、前記機構は前記Ｉ／Ｏポ
   ートに動作可能に接続され、前記Ｉ／Ｏポート内で起こ
   る割込のソースをレポートするための少なくとも１つの
   ソースレジスタを含み、前記レポートは出力信号を経て
   達成され、 前記少なくとも１つのソースレジスタに直接接続された
   割込マスクレジスタを含み、前記割込マスクレジスタは
   前記複数個のポートピンを構成するためにセット可能な
   １組のマスクビットを含み、さらに 前記少なくとも１つのソースレジスタの前記出力を受信
   するように回路において接続された割込コントローラを
   含み、前記割込コントローラは前記Ｉ／Ｏポート内で起
   こる割込を待機させるためにセット可能な１組のマスク
   ビットを含む、マイクロコントローラＩ／Ｏポート割込
   機構。
2. 【請求項２】 ８つのポートピンがあり、３つの割込ソ
   ースレジスタがあり、各々は少なくとも１つのビットを
   含む、請求項１に記載の機構。
3. 【請求項３】 前記３つの割込ソースレジスタのうちの
   ２つは２つのポートピンの各々に対して１つのビットを
   含み、前記３つの割込ソースレジスタのうちの第３のも
   のは４つのポートピンの各々に対して１つのビットを含
   む、請求項２に記載の機構。
4. 【請求項４】 割込は遷移のエッジ上で発生され、前記
   Ｉ／Ｏポートに動作可能に接続された制御レジスタをさ
   らに含み、その制御レジスタは選択可能な遷移のエッジ
   上で割込の発生を引起こすようにプログラム可能であ
   る、請求項１に記載の機構。
5. 【請求項５】 前記制御レジスタはポートピンごとの単
   位で選択可能な遷移のエッジ上で割込の発生を引起こす
   ための手段を含む、請求項４に記載の機構。
6. 【請求項６】 前記エッジ遷移は立上がりエッジと立下
   がりエッジとを含み、３つの割込入力は立上がりおよび
   立下がり遷移の双方上で割込要求を発生するようにプロ
   グラム可能に与えられる、請求項５に記載の機構。
7. 【請求項７】 ３つの別個の入力状態が可能であり、２
   つのピンは前記３つの別個の入力状態を検出することが
   可能である、請求項６に記載の機構。
8. 【請求項８】 前記３つの別個の入力状態はハイ、ロー
   およびオープンである、請求項７に記載の機構。