JPH0618435B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH0618435B2 JPH0618435B2 JP61169207A JP16920786A JPH0618435B2 JP H0618435 B2 JPH0618435 B2 JP H0618435B2 JP 61169207 A JP61169207 A JP 61169207A JP 16920786 A JP16920786 A JP 16920786A JP H0618435 B2 JPH0618435 B2 JP H0618435B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- clock
- image
- storage means
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000009467 reduction Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Image Processing (AREA)
- Editing Of Facsimile Originals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル複写機等のディジタル画像を扱う
装置に関し、特に画像データを電気的に拡大・縮小し得
る変倍機能を備えた画像処理装置に関するものである。
装置に関し、特に画像データを電気的に拡大・縮小し得
る変倍機能を備えた画像処理装置に関するものである。
変倍機能を備えた画像処理装置としては、第６図に示さ
れるように、メモリに対する書き込みクロックを可変す
るものが知られている。
れるように、メモリに対する書き込みクロックを可変す
るものが知られている。
すなわち、クロック発生回路１の出力をクロック可変回
路２を介してメモリ３に供給し、変倍制御信号Ａに応じ
てクロック可変回路２において書き込みクロックの周波
数Ｍ・２ｆw を変える（但し０≦Ｍ≦１）ことにより、
画像読み取り回路４からの画像データを、補間して或い
は間引いてメモリ３に書き込む。そして、クロック発生
回路５からの一定周波数ｆR の読み出しクロックによ
り、メモリ３の内容を読み出すことにより、変倍の出力
データを得、画像の拡大・縮小を行うことができる。
路２を介してメモリ３に供給し、変倍制御信号Ａに応じ
てクロック可変回路２において書き込みクロックの周波
数Ｍ・２ｆw を変える（但し０≦Ｍ≦１）ことにより、
画像読み取り回路４からの画像データを、補間して或い
は間引いてメモリ３に書き込む。そして、クロック発生
回路５からの一定周波数ｆR の読み出しクロックによ
り、メモリ３の内容を読み出すことにより、変倍の出力
データを得、画像の拡大・縮小を行うことができる。
また、特開昭59−178863号公報には、第７図に示すよう
に、書き込みクロックに対するクロック可変回路６を設
け、画像の拡大・縮小時に、変倍制御信号Ｂ，Ｃに応じ
てメモリ３への書き込みクロック周波数Ｘ・ｆW 及び読
み出し周波数Ｙ・ｆR の双方を変化させる画像処理装置
が示されている（但し０≦Ｘ≦１，０≦Ｙ≦１）。この
場合も、画像データを間引きしてメモリ３に書き込みを
行ったり、或いは画像データを補間してメモリから読み
出しを行うことにより、画像の拡大・縮小等を行う。
に、書き込みクロックに対するクロック可変回路６を設
け、画像の拡大・縮小時に、変倍制御信号Ｂ，Ｃに応じ
てメモリ３への書き込みクロック周波数Ｘ・ｆW 及び読
み出し周波数Ｙ・ｆR の双方を変化させる画像処理装置
が示されている（但し０≦Ｘ≦１，０≦Ｙ≦１）。この
場合も、画像データを間引きしてメモリ３に書き込みを
行ったり、或いは画像データを補間してメモリから読み
出しを行うことにより、画像の拡大・縮小等を行う。
しかし、画像データを間引きしてメモリ３に書き込みを
行うと、メモリ３には不完全な画像データしか記録され
ない。したがって、一旦メモリ３に書き込んだ画像デー
タに対して、更に拡大・縮小或いは切出し等の画像処理
を行う場合には適さない。つまり、編集等の処理が制限
されることになる。また、クロック周波数を可変するこ
とにより画像処理を行っているので、メモリ３から画像
データを読み出すためのクロックの周波数が一定しな
い。このため、たとえば、用紙に対する画像の記録が一
定クロックに基づいて行われる場合、後段の回路におい
て何等かの手段で画像データのクロック速度を一定にす
る必要があり、高速処理が困難である。
行うと、メモリ３には不完全な画像データしか記録され
ない。したがって、一旦メモリ３に書き込んだ画像デー
タに対して、更に拡大・縮小或いは切出し等の画像処理
を行う場合には適さない。つまり、編集等の処理が制限
されることになる。また、クロック周波数を可変するこ
とにより画像処理を行っているので、メモリ３から画像
データを読み出すためのクロックの周波数が一定しな
い。このため、たとえば、用紙に対する画像の記録が一
定クロックに基づいて行われる場合、後段の回路におい
て何等かの手段で画像データのクロック速度を一定にす
る必要があり、高速処理が困難である。
なお、特開昭54-51423号公報、特開昭54-65601号公報等
には、記憶手段のアドレスを制御することにより変倍を
行う技術が開示されている。しかしながら、特開昭54-5
1423号公報には、具体的なアドレス発生手段の構成が開
示されておらず、また、同公報に記載の従来技術では、
縮小を行うことができないという不都合があった。ま
た、特開昭54-65601号公報に記載の従来技術では、１ク
ロックパルス毎にアップダウンカウンタに特殊な増減動
作を行わせて所望のアドレスの値を生成しているため
に、倍率によっては動作クロックの制約を受けると共
に、複雑な回路を必要とし動作速度も遅くなるという問
題があった。
には、記憶手段のアドレスを制御することにより変倍を
行う技術が開示されている。しかしながら、特開昭54-5
1423号公報には、具体的なアドレス発生手段の構成が開
示されておらず、また、同公報に記載の従来技術では、
縮小を行うことができないという不都合があった。ま
た、特開昭54-65601号公報に記載の従来技術では、１ク
ロックパルス毎にアップダウンカウンタに特殊な増減動
作を行わせて所望のアドレスの値を生成しているため
に、倍率によっては動作クロックの制約を受けると共
に、複雑な回路を必要とし動作速度も遅くなるという問
題があった。
そこで本発明は、動作クロックの制約を受けることなく
広範囲にわたって任意の倍率で変倍を行う事ができ、且
つ簡単な構成で容易に拡大・縮小或いは切出し等の画像
処理を高速に行うことができる画像処理装置を提供する
ことを目的とする。
広範囲にわたって任意の倍率で変倍を行う事ができ、且
つ簡単な構成で容易に拡大・縮小或いは切出し等の画像
処理を高速に行うことができる画像処理装置を提供する
ことを目的とする。
本発明は、上記目的を達成するため、画像情報が記憶さ
れた第１の記憶手段からデータを読み出すためのクロッ
クに同期して、拡大・縮小を指示する変倍制御情報に応
じた所定のアドレスを発生するアドレス発生手段を設け
た画像処理装置であって、前記アドレス発生手段は、前
記第１の記憶手段からデータを読み出すためのクロック
に同期して出力値が連続的に変化するカウンタと、この
カウンタの出力値と前記変倍制御情報とに対応して予め
記憶した現在のアドレスと次のアドレスとの差値を出力
する第２の記憶手段と、この第２の記憶手段から出力さ
れたアドレスの差値と現在のアドレスとを加算して前記
第１の記憶手段に対する読み出しアドレスを生成する加
算器とを備えていることを特徴とする。
れた第１の記憶手段からデータを読み出すためのクロッ
クに同期して、拡大・縮小を指示する変倍制御情報に応
じた所定のアドレスを発生するアドレス発生手段を設け
た画像処理装置であって、前記アドレス発生手段は、前
記第１の記憶手段からデータを読み出すためのクロック
に同期して出力値が連続的に変化するカウンタと、この
カウンタの出力値と前記変倍制御情報とに対応して予め
記憶した現在のアドレスと次のアドレスとの差値を出力
する第２の記憶手段と、この第２の記憶手段から出力さ
れたアドレスの差値と現在のアドレスとを加算して前記
第１の記憶手段に対する読み出しアドレスを生成する加
算器とを備えていることを特徴とする。
カウンタには第１の記憶手段からデータを読み出すため
のクロックが供給されており、このクロックに同期して
出力値が連続的に変化している。一方、第２の記憶手段
には、変倍制御情報に応じた現在のアドレスと次のアド
レスとの差値が予め記憶されている。カウンタからの出
力値と第２の記憶手段からのアドレスの差値は、加算器
において加算され第１の記憶手段に対する読み出しアド
レスが生成される。
のクロックが供給されており、このクロックに同期して
出力値が連続的に変化している。一方、第２の記憶手段
には、変倍制御情報に応じた現在のアドレスと次のアド
レスとの差値が予め記憶されている。カウンタからの出
力値と第２の記憶手段からのアドレスの差値は、加算器
において加算され第１の記憶手段に対する読み出しアド
レスが生成される。
たとえば、倍率５０％のときはアドレスの差値として２
が読み出されるので、第１の記憶手段に対する読み出し
アドレスは、クロックに同期して２づつ増加するものと
なる。したがって、第１の記憶手段のデータは一つおき
のアドレスで間引かれて読み出され、縮小された画像の
データが出力される。また、倍率２００％のときはアド
レスの差値として０と１が交互に読み出されるので、第
１の記憶手段に対する読み出しアドレスは、２回に１回
は同じものとなる。したがって、第１の記憶手段のデー
タは重複して読み出され、拡大された画像のデータが出
力される。
が読み出されるので、第１の記憶手段に対する読み出し
アドレスは、クロックに同期して２づつ増加するものと
なる。したがって、第１の記憶手段のデータは一つおき
のアドレスで間引かれて読み出され、縮小された画像の
データが出力される。また、倍率２００％のときはアド
レスの差値として０と１が交互に読み出されるので、第
１の記憶手段に対する読み出しアドレスは、２回に１回
は同じものとなる。したがって、第１の記憶手段のデー
タは重複して読み出され、拡大された画像のデータが出
力される。
以下、図面を参照しながら実施例に基づいて本発明の特
徴を具体的に説明する。
徴を具体的に説明する。
第１図は本発明に係る画像処理装置のブロック図を示
す。なお、第６図及び第７図に対応する個所には同一符
号を付して説明は省略する。
す。なお、第６図及び第７図に対応する個所には同一符
号を付して説明は省略する。
画像入力制御回路７からの画像入力制御信号Ｄは画像読
み取り回路４に供給されると共に、メモリ制御回路８に
供給される。メモリ制御回路８においては画像入力制御
信号Ｄに含まれる書き込みクロックに同期してメモリ制
御信号Ｅを発生し、このメモリ制御信号Ｅにより、画像
読み取り回路４からの入力画像データをすべてメモリ３
に書き込む。
み取り回路４に供給されると共に、メモリ制御回路８に
供給される。メモリ制御回路８においては画像入力制御
信号Ｄに含まれる書き込みクロックに同期してメモリ制
御信号Ｅを発生し、このメモリ制御信号Ｅにより、画像
読み取り回路４からの入力画像データをすべてメモリ３
に書き込む。
次に変倍制御信号と画像出力制御回路９からの画像出力
制御信号Ｆにより、メモリ制御回路８では変倍率に従っ
たメモリ制御信号Ｅを発生し、このメモリ制御信号Ｅに
より読み出しクロックに同期した速度で拡大又は縮小後
の出力画像データをメモリ３から読み出す。
制御信号Ｆにより、メモリ制御回路８では変倍率に従っ
たメモリ制御信号Ｅを発生し、このメモリ制御信号Ｅに
より読み出しクロックに同期した速度で拡大又は縮小後
の出力画像データをメモリ３から読み出す。
更に、メモリ制御回路８においては、読み出す領域を指
定する領域指定信号により任意領域の出力画像データを
読み出すためのメモリ制御信号Ｅを発生し、変倍制御信
号との組み合わせにより、任意領域を任意変倍率で、読
み出しクロックに同期した速度で画像データをメモリ３
から読み出すことができる構成となっている。
定する領域指定信号により任意領域の出力画像データを
読み出すためのメモリ制御信号Ｅを発生し、変倍制御信
号との組み合わせにより、任意領域を任意変倍率で、読
み出しクロックに同期した速度で画像データをメモリ３
から読み出すことができる構成となっている。
入力画像データ及び出力画像データは、１画素が１バイ
ト構成で、１Ｍバイトのメモリ領域を持つ場合の例で以
下説明する。
ト構成で、１Ｍバイトのメモリ領域を持つ場合の例で以
下説明する。
メモリ３は第２図に示すように、1024バイト×1024バイ
トで構成されているものとする。このメモリ３は、任意
の位置をアクセスできるようにＸ方向のアドレスとＹ方
向のアドレスを持つ構成をとる。第２図において、ハッ
チング部分のＸ，Ｙアドレスはそれぞれｉ，ｊである。
トで構成されているものとする。このメモリ３は、任意
の位置をアクセスできるようにＸ方向のアドレスとＹ方
向のアドレスを持つ構成をとる。第２図において、ハッ
チング部分のＸ，Ｙアドレスはそれぞれｉ，ｊである。
画像入力制御回路７及び画像出力制御回路９からは、第
３図(a)(b)(c)に示すように、それぞれページ，ライ
ン，クロックの各書き込み信号がメモリ制御回路８に入
力される。また、第３図(d)は画像読み取り回路４から
の入力画像データを示す。
３図(a)(b)(c)に示すように、それぞれページ，ライ
ン，クロックの各書き込み信号がメモリ制御回路８に入
力される。また、第３図(d)は画像読み取り回路４から
の入力画像データを示す。
メモリ制御回路８では、画像入力制御回路７から入力さ
れるライン信号をカウントしてＹ方向のアドレスを発生
させると共に、クロック信号をカウントしてＸ方向のア
ドレスを発生させ、クロック信号に同期して有効な入力
画像データをすべてメモリ３に書き込む。なお、ページ
信号はＹ方向画像領域信号であり、ライン信号はＸ方向
画像領域信号である。
れるライン信号をカウントしてＹ方向のアドレスを発生
させると共に、クロック信号をカウントしてＸ方向のア
ドレスを発生させ、クロック信号に同期して有効な入力
画像データをすべてメモリ３に書き込む。なお、ページ
信号はＹ方向画像領域信号であり、ライン信号はＸ方向
画像領域信号である。
また、メモリ制御回路８においては、変倍制御信号及び
画像出力制御回路９から入力されるライン信号，クロッ
クに従って、Ｘ，Ｙ両方向のアドレスを発生させ、クロ
ックに同期して指定された変倍率で出力画像データをメ
モリ３から読み出す。
画像出力制御回路９から入力されるライン信号，クロッ
クに従って、Ｘ，Ｙ両方向のアドレスを発生させ、クロ
ックに同期して指定された変倍率で出力画像データをメ
モリ３から読み出す。
更に、読み出し開始アドレスＸo，Ｙoを指示する領域指
定信号により読み出し領域が指定されているときには、
このアドレスをプリセットし、同様に出力画像データを
メモリ３から読み出す。
定信号により読み出し領域が指定されているときには、
このアドレスをプリセットし、同様に出力画像データを
メモリ３から読み出す。
メモリ制御回路８内に設けられるアドレス発生部の詳細
を第４図に示す回路図を参照して説明する。
を第４図に示す回路図を参照して説明する。
図中、41X,41Y はＸアドレス，Ｙアドレスを発生する各
10ビットのＤ型フリップフロップ（図中FFで示す）であ
る。プリセット時には読み出し開始アドレスＸo，Ｙoが
マルチプレクサ（図中MUX で示す）42X,42Y 及び加算器
（図中ADDER で示す）43X,43Y を介してＤ型フリップフ
ロップ41X,41Y に供給され、同フリップフロップ41X,41
Y は所定の初期値に設定される。44X は、読み出しクロ
ック信号によりトリガされ読み出しライン信号によりク
リアされるカウンタである。また、44Y は、読み出しラ
イン信号によりトリガされ読み出しページ信号によりク
リアされるカウンタである。
10ビットのＤ型フリップフロップ（図中FFで示す）であ
る。プリセット時には読み出し開始アドレスＸo，Ｙoが
マルチプレクサ（図中MUX で示す）42X,42Y 及び加算器
（図中ADDER で示す）43X,43Y を介してＤ型フリップフ
ロップ41X,41Y に供給され、同フリップフロップ41X,41
Y は所定の初期値に設定される。44X は、読み出しクロ
ック信号によりトリガされ読み出しライン信号によりク
リアされるカウンタである。また、44Y は、読み出しラ
イン信号によりトリガされ読み出しページ信号によりク
リアされるカウンタである。
カウンタ44X,44Y のカウント値と、予め変倍率と対応づ
けられた変倍制御信号とをROM 45X,45Y へ入力すること
により、ROM 45X,45Y に予め書き込んである現在のアド
レスと次のアドレスとの差が出力される。この値を、Ｄ
型フリップフロップ41X,41Y の出力である現在のアドレ
スに加えることにより次のアドレスを得ることができ
る。
けられた変倍制御信号とをROM 45X,45Y へ入力すること
により、ROM 45X,45Y に予め書き込んである現在のアド
レスと次のアドレスとの差が出力される。この値を、Ｄ
型フリップフロップ41X,41Y の出力である現在のアドレ
スに加えることにより次のアドレスを得ることができ
る。
Ｄ型フリップフロップ41X のクロック端子には、書き込
みクロック信号或いは読み出しクロック信号がORゲート
46を介して供給され、同クリア端子には書き込みライン
信号或いは読み出しライン信号がORゲート47を介して供
給されるので、各クロック信号毎に任意ステップのＸア
ドレスを得ることができる。同様に、Ｄ型フリップフロ
ップ41Y のクロック端子には、書き込むライン信号或い
は読み出しライン信号がORゲート47を介して供給され、
同クリア端子には書き込みページ信号或いは読み出しペ
ージ信号がORゲート48を介して供給されるので、各ライ
ン信号毎に任意ステップのＹアドレスを得ることができ
る。
みクロック信号或いは読み出しクロック信号がORゲート
46を介して供給され、同クリア端子には書き込みライン
信号或いは読み出しライン信号がORゲート47を介して供
給されるので、各クロック信号毎に任意ステップのＸア
ドレスを得ることができる。同様に、Ｄ型フリップフロ
ップ41Y のクロック端子には、書き込むライン信号或い
は読み出しライン信号がORゲート47を介して供給され、
同クリア端子には書き込みページ信号或いは読み出しペ
ージ信号がORゲート48を介して供給されるので、各ライ
ン信号毎に任意ステップのＹアドレスを得ることができ
る。
変倍制御信号がｌビットならば可能な変倍率階数は2L
に、カウンタ44X,44Y がｍ進ならば最大変倍率はｍ倍
に、またROM 45X,45Y の出力がｎビットならば最小変倍
率は1/(2n -1) にそれぞれ設定できる。
に、カウンタ44X,44Y がｍ進ならば最大変倍率はｍ倍
に、またROM 45X,45Y の出力がｎビットならば最小変倍
率は1/(2n -1) にそれぞれ設定できる。
本実施例では変倍制御信号が４ビット、カウンタ44X,44
Y が10進カウンタ、ROM 45X,45Y が出力が２ビットであ
るので、変倍率を最小33.3％(1/3)から最大1000％（10
倍）までの16段階を任意に実現し得る。
Y が10進カウンタ、ROM 45X,45Y が出力が２ビットであ
るので、変倍率を最小33.3％(1/3)から最大1000％（10
倍）までの16段階を任意に実現し得る。
変倍制御信号と１対１に対応する変倍率とカウンタ44X,
44Y の出力値に対するROM 45X,45Y の出力値の一例を表
１に示す。なお、出力値は共に10進数表示である。
44Y の出力値に対するROM 45X,45Y の出力値の一例を表
１に示す。なお、出力値は共に10進数表示である。
この表から判るように、縮小時にはメモリ３のアドレス
が飛び飛びにアクセスされるので画像データが間引か
れ、また拡大時にはメモリ３の同一アドレスが重複して
アクセスされるので画像データの補間が行われる。
が飛び飛びにアクセスされるので画像データが間引か
れ、また拡大時にはメモリ３の同一アドレスが重複して
アクセスされるので画像データの補間が行われる。
なお、第１図に示すメモリ３を、スタティクRAM で構成
するならば、アドレスほかに▲▼，▲▼等の信
号が必要であり、また、ダイナミックRAM で構成するな
らば、▲▼，▲▼，▲▼等の信号が必
要である。これらの信号は、従来の方法により容易に発
生できるため、その回路は図示しない。
するならば、アドレスほかに▲▼，▲▼等の信
号が必要であり、また、ダイナミックRAM で構成するな
らば、▲▼，▲▼，▲▼等の信号が必
要である。これらの信号は、従来の方法により容易に発
生できるため、その回路は図示しない。
第５図は、本発明に係るアドレス発生部の他の実施例を
示すものである。なお説明を簡単にするためＹ方向アド
レスを発生させる回路部分は省略している。また、第４
図に対応する個所には１位の桁の数字が対応する50番台
の符号を付している。
示すものである。なお説明を簡単にするためＹ方向アド
レスを発生させる回路部分は省略している。また、第４
図に対応する個所には１位の桁の数字が対応する50番台
の符号を付している。
第４図の実施例では、アドレスの全ビットを加算器43X,
43Y により生成しているに対し、第５図の実施例では、
10ビットのアドレスビットのうち変倍制御に関わる２ビ
ットのアドレスビットのみを加算器53により生成し、残
りの８ビットをカウンタ（図中CNTRで示す）59 で生成
する点が異なる。加算器53の出力はＤ型フリップフロッ
プ51で保持され、該フリップフロップ51からの２ビット
の出力とカウンタ59からの８ビットの出力が統合され10
ビットのＸアドレスとなる。そしてカウンタ59は、加算
器53で桁上がりがあったときのみインクリメントされ
る。
43Y により生成しているに対し、第５図の実施例では、
10ビットのアドレスビットのうち変倍制御に関わる２ビ
ットのアドレスビットのみを加算器53により生成し、残
りの８ビットをカウンタ（図中CNTRで示す）59 で生成
する点が異なる。加算器53の出力はＤ型フリップフロッ
プ51で保持され、該フリップフロップ51からの２ビット
の出力とカウンタ59からの８ビットの出力が統合され10
ビットのＸアドレスとなる。そしてカウンタ59は、加算
器53で桁上がりがあったときのみインクリメントされ
る。
第４図の構成では、マルチプレクサ42X,42Y ，加算器43
Y,43Y ，Ｄ型フリップフロップ41X,41Y のビット幅は全
アドレスビット幅だけ必要であるが、第５図の構成で
は、ROM55 の出力ビット幅でよい。したがって、第４図
と比べてマルチプレクサ52，加算器53，Ｄ型フリップフ
ロップ51のビット幅が少ないためハードウェアを簡易
に、また安価に構成し得る。
Y,43Y ，Ｄ型フリップフロップ41X,41Y のビット幅は全
アドレスビット幅だけ必要であるが、第５図の構成で
は、ROM55 の出力ビット幅でよい。したがって、第４図
と比べてマルチプレクサ52，加算器53，Ｄ型フリップフ
ロップ51のビット幅が少ないためハードウェアを簡易
に、また安価に構成し得る。
以上述べたように、本発明においては、クロックに同期
して出力値が連続的に変化するカウンタからの出力値
と、第２の記憶手段からのアドレスとの差値を加算する
ことにより、第１の記憶手段に対するアドレスを生成し
ている。このように、目的とするアドレスを単純な加算
動作で得ているので、読み出しクロックに同期して任意
のアドレスをアクセスすることができ、クロック速度を
可変することなく簡単な構成で画像の拡大・縮小を任意
の倍率で高速に行うことができる。
して出力値が連続的に変化するカウンタからの出力値
と、第２の記憶手段からのアドレスとの差値を加算する
ことにより、第１の記憶手段に対するアドレスを生成し
ている。このように、目的とするアドレスを単純な加算
動作で得ているので、読み出しクロックに同期して任意
のアドレスをアクセスすることができ、クロック速度を
可変することなく簡単な構成で画像の拡大・縮小を任意
の倍率で高速に行うことができる。
更に、メモリの読み出し開始アドレスを外部から容易に
設定できるので、メモリ読み出し領域の指定により、画
像の切出し等の処理が可能となる。
設定できるので、メモリ読み出し領域の指定により、画
像の切出し等の処理が可能となる。
第１図は本発明に係る画像処理装置のブロック図、第２
図はメモリの構成を示す説明図、第３図は画像処理装置
の動作を示すタイミングチャート、第４図はアドレス発
生回路の実施例、第５図はアドレス発生回路の他の実施
例である。また、第６図及び第７図はそれぞれ異なる従
来の画像処理装置を示す。 ３：メモリ、４：画像読み取り回路 ７：画像入力制御回路、８：メモリ制御回路 ９：画像出力制御回路 41X,41Y,51：Ｄ型フリップフロップ 42X,42Y,52：マルチプレクサ 43X,43Y,53：加算器、44X,44Y,54：カウンタ
図はメモリの構成を示す説明図、第３図は画像処理装置
の動作を示すタイミングチャート、第４図はアドレス発
生回路の実施例、第５図はアドレス発生回路の他の実施
例である。また、第６図及び第７図はそれぞれ異なる従
来の画像処理装置を示す。 ３：メモリ、４：画像読み取り回路 ７：画像入力制御回路、８：メモリ制御回路 ９：画像出力制御回路 41X,41Y,51：Ｄ型フリップフロップ 42X,42Y,52：マルチプレクサ 43X,43Y,53：加算器、44X,44Y,54：カウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 一柳 好男 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社海老名事業所内 (72)発明者 東方 聖朝 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社海老名事業所内 (56)参考文献 特開 昭54−65601（ＪＰ，Ａ) 特開 昭54−51423（ＪＰ，Ａ)
Claims (2)
- 【請求項１】画像情報が記憶された第１の記憶手段から
データを読み出すためのクロックに同期して、拡大・縮
小を指示する変倍制御情報に応じた所定のアドレスを発
生するアドレス発生手段を設けた画像処理装置であっ
て、 前記アドレス発生手段は、 前記第１の記憶手段からデータを読み出すためのクロッ
クに同期して出力値が連続的に変化するカウンタと、 このカウンタの出力値と前記変倍制御情報とに対応して
予め記憶した現在のアドレスと次のアドレスとの差値を
出力する第２の記憶手段と、 この第２の記憶手段から出力されたアドレスの差値と現
在のアドレスとを加算して前記第１の記憶手段に対する
読み出しアドレスを生成する加算器とを備えていること
を特徴とする画像処理装置。 - 【請求項２】前記アドレス発生手段は、前記第１の記憶
手段のデータのうち指定された領域のデータのみを読み
出して画像の切出しを行うためのアドレス領域指定手段
を備えていることを特徴とする特許請求の範囲第１項記
載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169207A JPH0618435B2 (ja) | 1986-07-17 | 1986-07-17 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169207A JPH0618435B2 (ja) | 1986-07-17 | 1986-07-17 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326070A JPS6326070A (ja) | 1988-02-03 |
| JPH0618435B2 true JPH0618435B2 (ja) | 1994-03-09 |
Family
ID=15882187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61169207A Expired - Fee Related JPH0618435B2 (ja) | 1986-07-17 | 1986-07-17 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618435B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63105572A (ja) * | 1986-10-22 | 1988-05-10 | Matsushita Electric Ind Co Ltd | 解像度変換装置 |
| JP2726175B2 (ja) * | 1991-07-17 | 1998-03-11 | 三菱電機株式会社 | 表示装置 |
| JP2924581B2 (ja) * | 1993-06-25 | 1999-07-26 | 日本電気株式会社 | プリンタのメモリ制御回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042929B2 (ja) * | 1977-11-01 | 1985-09-25 | 大日本スクリ−ン製造株式会社 | 画像走査記録装置における複製倍率変換方法及び装置 |
| JPS5831594B2 (ja) * | 1977-09-30 | 1983-07-07 | 株式会社東芝 | 画像表示装置 |
-
1986
- 1986-07-17 JP JP61169207A patent/JPH0618435B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6326070A (ja) | 1988-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4503427A (en) | Apparatus for displaying stored picture information in association with a cursor | |
| EP0051294A2 (en) | Picture size conversion circuit | |
| JPS59178863A (ja) | 画像処理装置 | |
| US4503469A (en) | Picture image enlarging/reducing system | |
| JPH0618435B2 (ja) | 画像処理装置 | |
| JPH0771189B2 (ja) | 画像データの変倍処理装置 | |
| JP3332180B2 (ja) | 画像垂直拡大装置 | |
| KR0120570B1 (ko) | 디지탈 화상처리장치에 있어서 화상데이타 변배처리방법 및 회로 | |
| JPS637016A (ja) | クロツク制御装置 | |
| JP2960732B2 (ja) | 画像形成装置 | |
| JPS61267874A (ja) | 画像拡大縮小装置 | |
| JP2567695B2 (ja) | 画像データの拡大・縮小回路 | |
| JP2802068B2 (ja) | 画像処理装置 | |
| JP2761249B2 (ja) | 画素密度変換パルス生成装置 | |
| JP2730468B2 (ja) | 画像データの拡大縮小回路 | |
| JP2738274B2 (ja) | トレール効果を生成する映像信号合成装置 | |
| JP3022664B2 (ja) | 画像表示サイズ可変回路 | |
| JP2938226B2 (ja) | 画像変倍処理装置 | |
| JP2546011B2 (ja) | 遅延整相アドレス発生回路 | |
| JP2829930B2 (ja) | 画像処理装置 | |
| JP3486985B2 (ja) | 画像記録装置 | |
| JP3502885B2 (ja) | 画像拡大・縮小方法及びそれに用いるクロック生成回路 | |
| JPH1153517A (ja) | 静止画像の合成方法 | |
| KR910005825B1 (ko) | 마이크로 프로세서 제어 시스템을 이용한 팩시밀리용 화상 데이타의 확대회로 | |
| JP2621260B2 (ja) | 画像の拡大縮小装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |