JP3502885B2 - 画像拡大・縮小方法及びそれに用いるクロック生成回路 - Google Patents
画像拡大・縮小方法及びそれに用いるクロック生成回路Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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- Editing Of Facsimile Originals (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えば複写機にお
いて、読み取った画データを拡大または縮小して記録紙
上に記録する際に、その画データ中に画素を補間するま
たはその画データ中の画素を間引く画像拡大・縮小方
法、及び、画データの拡大・縮小に関して画素の補間・
間引きを行うためのクロックを生成する回路に関する。
いて、読み取った画データを拡大または縮小して記録紙
上に記録する際に、その画データ中に画素を補間するま
たはその画データ中の画素を間引く画像拡大・縮小方
法、及び、画データの拡大・縮小に関して画素の補間・
間引きを行うためのクロックを生成する回路に関する。
【０００２】
【従来の技術】例えば複写機において、原稿を読み取っ
た画データを主走査方向に拡大して記録紙上に記録する
場合には、読み取った画データの中の各ラインデータを
構成する画素データを拡大率に応じて補間して、読み取
った画データ及び補間した画素データを記録紙上に記録
するようにしている。一方、画データを主走査方向に縮
小して記録紙上に記録する場合には、読み取った画デー
タの中の各ラインデータを構成する画素データを縮小率
に応じて間引いて、その間引いた画素データを記録紙上
に記録しないようにしている。
た画データを主走査方向に拡大して記録紙上に記録する
場合には、読み取った画データの中の各ラインデータを
構成する画素データを拡大率に応じて補間して、読み取
った画データ及び補間した画素データを記録紙上に記録
するようにしている。一方、画データを主走査方向に縮
小して記録紙上に記録する場合には、読み取った画デー
タの中の各ラインデータを構成する画素データを縮小率
に応じて間引いて、その間引いた画素データを記録紙上
に記録しないようにしている。
【０００３】通常、複写機にあっては、原稿を読み取っ
た画データが一旦ページメモリ等の画像メモリに格納さ
れた後に記録部に転送されて記録される構成が一般的で
ある。このような構成の場合には、読取部のバッファメ
モリから画データを読み出すタイミングを制御するクロ
ック信号または画像メモリへ画データを書き込むタイミ
ングを制御するクロック信号の発生を調整することによ
り、画データの拡大・縮小記録を行っている。即ち、こ
のような画データの読み出し用のクロック信号または書
き込み用のクロック信号を間引くことにより、画データ
の拡大・縮小記録を実現している。
た画データが一旦ページメモリ等の画像メモリに格納さ
れた後に記録部に転送されて記録される構成が一般的で
ある。このような構成の場合には、読取部のバッファメ
モリから画データを読み出すタイミングを制御するクロ
ック信号または画像メモリへ画データを書き込むタイミ
ングを制御するクロック信号の発生を調整することによ
り、画データの拡大・縮小記録を行っている。即ち、こ
のような画データの読み出し用のクロック信号または書
き込み用のクロック信号を間引くことにより、画データ
の拡大・縮小記録を実現している。
【０００４】そこで，従来では、複数種の各変倍率夫々
に応じたクロック信号のパターンを複数種メモリに格納
しておき、指定された変倍率に応じたパターンを有する
クロック信号を読み出し、読み出したクロック信号を用
いて画データの拡大・縮小記録を行っている。
に応じたクロック信号のパターンを複数種メモリに格納
しておき、指定された変倍率に応じたパターンを有する
クロック信号を読み出し、読み出したクロック信号を用
いて画データの拡大・縮小記録を行っている。
【０００５】
【発明が解決しようとする課題】このように従来では、
複数種の拡大・縮小率に夫々対応してクロック信号のパ
ターンをメモリに格納しておかなければならず、このた
め、多数種の拡大・縮小率の記録処理を行うためには、
多数のクロック信号パターンを格納しておくためのメモ
リとして大容量のものが必要であり、コストが嵩むとい
う問題がある。
複数種の拡大・縮小率に夫々対応してクロック信号のパ
ターンをメモリに格納しておかなければならず、このた
め、多数種の拡大・縮小率の記録処理を行うためには、
多数のクロック信号パターンを格納しておくためのメモ
リとして大容量のものが必要であり、コストが嵩むとい
う問題がある。
【０００６】本発明は斯かる事情に鑑みてなされたもの
であり、画素の補間・間引きを決定するための演算を高
速に行え、任意の変倍率での画像の拡大・縮小処理を行
える画像拡大・縮小方法を提供することを目的とする。
であり、画素の補間・間引きを決定するための演算を高
速に行え、任意の変倍率での画像の拡大・縮小処理を行
える画像拡大・縮小方法を提供することを目的とする。
【０００７】本発明の他の目的は、簡単な回路構成に
て、画像の任意の拡大・縮小率に対応したクロックを生
成できるクロック生成回路を提供することにある。
て、画像の任意の拡大・縮小率に対応したクロックを生
成できるクロック生成回路を提供することにある。
【０００８】
【課題を解決するための手段】請求項１に係る画像拡大
・縮小方法は、画素を補間・間引きして変倍率ｍ／ｎ
（ｍ，ｎ：自然数）での画データの拡大・縮小を行う方
法において、画素位置に応じて定まる、画素の補間・間
引きの有無を決定するための演算用の初期値にｍ−ｎを
加算し、その加算結果のｎ剰余系における剰余ｒを求
め、２ｒがｎ以上であるか否かを判定すると共に２（ｍ
−ｒ）がｎより大きいか否かを判定し、これらの判定結
果に基づいて画素の補間・間引きの有無を決定すること
とし、２ｒ≧ｎかつ２（ｍ−ｒ）＞ｎである場合に画素
の補間を決定し、２ｒ＜ｎかつ２（ｍ−ｒ）≦ｎである
場合に画素の間引きを決定し、２ｒ≧ｎかつ２（ｍ−
ｒ）≦ｎまたは２ｒ＜ｎかつ２（ｍ−ｒ）＞ｎである場
合に画素の補間・間引きを何れも行わないことを決定す
ることを特徴とする。
・縮小方法は、画素を補間・間引きして変倍率ｍ／ｎ
（ｍ，ｎ：自然数）での画データの拡大・縮小を行う方
法において、画素位置に応じて定まる、画素の補間・間
引きの有無を決定するための演算用の初期値にｍ−ｎを
加算し、その加算結果のｎ剰余系における剰余ｒを求
め、２ｒがｎ以上であるか否かを判定すると共に２（ｍ
−ｒ）がｎより大きいか否かを判定し、これらの判定結
果に基づいて画素の補間・間引きの有無を決定すること
とし、２ｒ≧ｎかつ２（ｍ−ｒ）＞ｎである場合に画素
の補間を決定し、２ｒ＜ｎかつ２（ｍ−ｒ）≦ｎである
場合に画素の間引きを決定し、２ｒ≧ｎかつ２（ｍ−
ｒ）≦ｎまたは２ｒ＜ｎかつ２（ｍ−ｒ）＞ｎである場
合に画素の補間・間引きを何れも行わないことを決定す
ることを特徴とする。
【０００９】請求項１の画像拡大・縮小方法にあって
は、変倍率ｍ／ｎ（ｍ，ｎ：自然数）とした場合、各画
素について、その画素に応じた初期値にｍ−ｎを加算
し、その加算結果をｎで割った剰余ｒを求め、２ｒがｎ
以上であるか否かを判定する（第１判定）と共に２（ｍ
−ｒ）がｎより大きいか否かを判定する（第２判定）。
第１，第２判定が何れも”ＹＥＳ”である場合には画素
を補間する。第１，第２判定が何れも”ＮＯ”である場
合には画素を間引きする。第１，第２判定の一方が”Ｙ
ＥＳ”で他方が”ＮＯ”である場合には、画素の補間，
間引きを何れも行わない。よって、ｍ，ｎの数値の組合
せによる任意の変倍率での画像の拡大・縮小処理を行え
る。
は、変倍率ｍ／ｎ（ｍ，ｎ：自然数）とした場合、各画
素について、その画素に応じた初期値にｍ−ｎを加算
し、その加算結果をｎで割った剰余ｒを求め、２ｒがｎ
以上であるか否かを判定する（第１判定）と共に２（ｍ
−ｒ）がｎより大きいか否かを判定する（第２判定）。
第１，第２判定が何れも”ＹＥＳ”である場合には画素
を補間する。第１，第２判定が何れも”ＮＯ”である場
合には画素を間引きする。第１，第２判定の一方が”Ｙ
ＥＳ”で他方が”ＮＯ”である場合には、画素の補間，
間引きを何れも行わない。よって、ｍ，ｎの数値の組合
せによる任意の変倍率での画像の拡大・縮小処理を行え
る。
【００１０】 請求項２に係るクロック生成回路は、画
データの変倍率ｍ／ｎに応じて画素を補間・間引くため
のクロックを生成する回路において、画素位置に応じて
定まる、前記クロックを生成するための演算用の初期値
にｍ−ｎを加算したもののｎ剰余系における剰余ｒを求
める剰余器と、ｒの２倍とｎとを比較する第１比較器
と、ｒの２倍と２ｍ−ｎとを比較する第２比較器とを備
え、前記第１，第２比較器の比較結果に基づいて前記ク
ロックを生成することとし、２ｒ≧ｎかつ２ｒ＜２ｍ−
ｎである場合に画素を補間するためのクロックを生成
し、２ｒ＜ｎかつ２ｒ≧２ｍ−ｎである場合に画素を間
引くためのクロックを生成し、２ｒ≧ｎかつ２ｒ≧２ｍ
−ｎまたは２ｒ＜ｎかつ２ｒ＜２ｍ−ｎである場合に画
素の補間・間引きを何れも行わないためのクロックを生
成するようにしたことを特徴とする。
データの変倍率ｍ／ｎに応じて画素を補間・間引くため
のクロックを生成する回路において、画素位置に応じて
定まる、前記クロックを生成するための演算用の初期値
にｍ−ｎを加算したもののｎ剰余系における剰余ｒを求
める剰余器と、ｒの２倍とｎとを比較する第１比較器
と、ｒの２倍と２ｍ−ｎとを比較する第２比較器とを備
え、前記第１，第２比較器の比較結果に基づいて前記ク
ロックを生成することとし、２ｒ≧ｎかつ２ｒ＜２ｍ−
ｎである場合に画素を補間するためのクロックを生成
し、２ｒ＜ｎかつ２ｒ≧２ｍ−ｎである場合に画素を間
引くためのクロックを生成し、２ｒ≧ｎかつ２ｒ≧２ｍ
−ｎまたは２ｒ＜ｎかつ２ｒ＜２ｍ−ｎである場合に画
素の補間・間引きを何れも行わないためのクロックを生
成するようにしたことを特徴とする。
【００１１】請求項２のクロック生成回路にあっては、
変倍率をｍ／ｎとした場合、初期値にｍ−ｎを加算した
ものをｎで割った剰余ｒを剰余器にて求め、その剰余器
の出力の２倍とｎとを第１比較器にて比較し、その剰余
器の出力の２倍と２ｍ−ｎとを第２比較器にて比較す
る。そして、それらの比較結果に基づいて、画素を補間
・間引くためのクロックを生成する。よって、ｍ，ｎの
値を設定するだけで、任意の変倍率に応じたクロックを
生成できる。
変倍率をｍ／ｎとした場合、初期値にｍ−ｎを加算した
ものをｎで割った剰余ｒを剰余器にて求め、その剰余器
の出力の２倍とｎとを第１比較器にて比較し、その剰余
器の出力の２倍と２ｍ−ｎとを第２比較器にて比較す
る。そして、それらの比較結果に基づいて、画素を補間
・間引くためのクロックを生成する。よって、ｍ，ｎの
値を設定するだけで、任意の変倍率に応じたクロックを
生成できる。
【００１２】請求項３に係るクロック生成回路は、請求
項２において、ｎ＝２k であり、前記剰余器はｋビット
の加算器であることを特徴とする。
項２において、ｎ＝２k であり、前記剰余器はｋビット
の加算器であることを特徴とする。
【００１３】請求項３のクロック生成回路にあっては、
ｎ＝２k として、剰余ｒを求める剰余器としｋビットの
加算器を使用する。よって、ｍ−ｎの累加算結果をｎで
割った剰余ｒを加算器の出力として容易に求めることが
できる。
ｎ＝２k として、剰余ｒを求める剰余器としｋビットの
加算器を使用する。よって、ｍ−ｎの累加算結果をｎで
割った剰余ｒを加算器の出力として容易に求めることが
できる。
【００１４】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面を参照して具体的に説明する。まず、画素の補
間または間引きを行うことにより、任意の変倍率ｍ／ｎ
（ｍ，ｎ：自然数，ｍ＞ｎの場合は拡大率，ｍ＜ｎの場
合は縮小率）での画像の拡大・縮小を行える本発明の画
像拡大・縮小方法について説明する。図１は、本発明に
よる画像拡大・縮小方法の動作手順を示すフローチャー
トである。
示す図面を参照して具体的に説明する。まず、画素の補
間または間引きを行うことにより、任意の変倍率ｍ／ｎ
（ｍ，ｎ：自然数，ｍ＞ｎの場合は拡大率，ｍ＜ｎの場
合は縮小率）での画像の拡大・縮小を行える本発明の画
像拡大・縮小方法について説明する。図１は、本発明に
よる画像拡大・縮小方法の動作手順を示すフローチャー
トである。
【００１５】まず、初期値ｒが０に設定される（ステッ
プＳ１）。そして、以下の処理（ステップＳ２〜Ｓ９）
が各画素について行われる。ｒに（ｍ−ｎ）が加算さ
れ、その加算結果ａが求められる（ステップＳ２）。加
算結果ａをｎで割った剰余が求められ、その剰余が新た
にｒとされる（ステップＳ３）。この際、Ｓ３で求めら
れる剰余ｒは、Ｓ２での加算結果ａのｎ剰余系（mod
ｎ）での値を表しており、０〜（ｎ−１）の中の何れか
の整数値をとる（０≦ｒ≦ｎ−１）。
プＳ１）。そして、以下の処理（ステップＳ２〜Ｓ９）
が各画素について行われる。ｒに（ｍ−ｎ）が加算さ
れ、その加算結果ａが求められる（ステップＳ２）。加
算結果ａをｎで割った剰余が求められ、その剰余が新た
にｒとされる（ステップＳ３）。この際、Ｓ３で求めら
れる剰余ｒは、Ｓ２での加算結果ａのｎ剰余系（mod
ｎ）での値を表しており、０〜（ｎ−１）の中の何れか
の整数値をとる（０≦ｒ≦ｎ−１）。
【００１６】次に、２ｒがｎ以上であるか否かが判断さ
れる（ステップＳ４）。２ｒ≧ｎである場合にも（Ｓ
４：ＹＥＳ）、２ｒ＜ｎである場合にも（Ｓ４：Ｎ
Ｏ）、（ｍ−ｒ）の２倍がｎより大きいか否かが判断さ
れる（ステップＳ５，Ｓ６）。
れる（ステップＳ４）。２ｒ≧ｎである場合にも（Ｓ
４：ＹＥＳ）、２ｒ＜ｎである場合にも（Ｓ４：Ｎ
Ｏ）、（ｍ−ｒ）の２倍がｎより大きいか否かが判断さ
れる（ステップＳ５，Ｓ６）。
【００１７】２ｒ≧ｎであって（Ｓ４：ＹＥＳ）、しか
も２（ｍ−ｒ）＞ｎである（Ｓ５：ＹＥＳ）場合には、
補間用の画素が出力される（ステップＳ７）と共に、通
常の画素が出力される（ステップＳ８）。２ｒ≧ｎであ
って（Ｓ４：ＹＥＳ）、２（ｍ−ｒ）≦ｎである（Ｓ
５：ＮＯ）場合には、通常の画素のみが出力される（Ｓ
８）。２ｒ＜ｎであって（Ｓ４：ＮＯ）、２（ｍ−ｒ）
＞ｎである（Ｓ６：ＹＥＳ）場合にも、通常の画素のみ
が出力される（Ｓ８）。２ｒ＜ｎであって（Ｓ４：Ｎ
Ｏ）、しかも２（ｍ−ｒ）≦ｎである（Ｓ６：ＮＯ）場
合には、画素は出力されない。即ち、２ｒ≧ｎかつ２
（ｍ−ｒ）＞ｎである場合に画素が補間され、２ｒ＜ｎ
かつ２（ｍ−ｒ）≦ｎである場合に画素が間引かれるこ
とになる。
も２（ｍ−ｒ）＞ｎである（Ｓ５：ＹＥＳ）場合には、
補間用の画素が出力される（ステップＳ７）と共に、通
常の画素が出力される（ステップＳ８）。２ｒ≧ｎであ
って（Ｓ４：ＹＥＳ）、２（ｍ−ｒ）≦ｎである（Ｓ
５：ＮＯ）場合には、通常の画素のみが出力される（Ｓ
８）。２ｒ＜ｎであって（Ｓ４：ＮＯ）、２（ｍ−ｒ）
＞ｎである（Ｓ６：ＹＥＳ）場合にも、通常の画素のみ
が出力される（Ｓ８）。２ｒ＜ｎであって（Ｓ４：Ｎ
Ｏ）、しかも２（ｍ−ｒ）≦ｎである（Ｓ６：ＮＯ）場
合には、画素は出力されない。即ち、２ｒ≧ｎかつ２
（ｍ−ｒ）＞ｎである場合に画素が補間され、２ｒ＜ｎ
かつ２（ｍ−ｒ）≦ｎである場合に画素が間引かれるこ
とになる。
【００１８】そして、次の画素が存在する否かが判断さ
れ（ステップＳ９）、存在する場合には（Ｓ９：ＹＥ
Ｓ）、Ｓ３で求められたｒを用いて、上述したＳ２〜Ｓ
９の処理が繰り返される。
れ（ステップＳ９）、存在する場合には（Ｓ９：ＹＥ
Ｓ）、Ｓ３で求められたｒを用いて、上述したＳ２〜Ｓ
９の処理が繰り返される。
【００１９】次に、このような本発明の画像拡大・縮小
方法の３つの具体例（２つの拡大例と１つの縮小例）の
動作について説明する。
方法の３つの具体例（２つの拡大例と１つの縮小例）の
動作について説明する。
【００２０】まず、第１の拡大例（ｍ＝９，ｎ＝７とし
た９／７倍の拡大例）について説明する。図２は、この
例での各画素毎（７画素で１周期）における、Ｓ３での
剰余ｒの数値，Ｓ４での判定結果，Ｓ５またはＳ６での
判定結果，画素の出力結果（○は出力画素）を示してい
る。図２の結果から理解できるように、７個の画素を１
周期とした場合にその１周期内で２個の画素が補間され
て９個の画素が出力されることになり、９／７倍の画像
拡大を実現できていることが分かる。
た９／７倍の拡大例）について説明する。図２は、この
例での各画素毎（７画素で１周期）における、Ｓ３での
剰余ｒの数値，Ｓ４での判定結果，Ｓ５またはＳ６での
判定結果，画素の出力結果（○は出力画素）を示してい
る。図２の結果から理解できるように、７個の画素を１
周期とした場合にその１周期内で２個の画素が補間され
て９個の画素が出力されることになり、９／７倍の画像
拡大を実現できていることが分かる。
【００２１】次に、第２の拡大例（ｍ＝１０，ｎ＝７と
した１０／７倍の拡大例）について説明する。図３は、
この例での各画素毎（７画素で１周期）における、Ｓ３
での剰余ｒの数値，Ｓ４での判定結果，Ｓ５またはＳ６
での判定結果，画素の出力結果（○は出力画素）を示し
ている。図３の結果から理解できるように、７個の画素
を１周期とした場合にその１周期内で３個の画素が補間
されて１０個の画素が出力されることになり、１０／７
倍の画像拡大を実現できていることが分かる。
した１０／７倍の拡大例）について説明する。図３は、
この例での各画素毎（７画素で１周期）における、Ｓ３
での剰余ｒの数値，Ｓ４での判定結果，Ｓ５またはＳ６
での判定結果，画素の出力結果（○は出力画素）を示し
ている。図３の結果から理解できるように、７個の画素
を１周期とした場合にその１周期内で３個の画素が補間
されて１０個の画素が出力されることになり、１０／７
倍の画像拡大を実現できていることが分かる。
【００２２】次に、縮小例（ｍ＝７，ｎ＝９とした７／
９倍の縮小例）について説明する。図４は、この例での
各画素毎（９画素で１周期）における、Ｓ３での剰余ｒ
の数値，Ｓ４での判定結果，Ｓ５またはＳ６での判定結
果，画素の出力結果（○は出力画素，−は画素間引き）
を示している。図４の結果から理解できるように、９個
の画素を１周期とした場合にその１周期内で２個の画素
が間引かれて７個の画素が出力されることになり、７／
９倍の画像縮小を実現できていることが分かる。
９倍の縮小例）について説明する。図４は、この例での
各画素毎（９画素で１周期）における、Ｓ３での剰余ｒ
の数値，Ｓ４での判定結果，Ｓ５またはＳ６での判定結
果，画素の出力結果（○は出力画素，−は画素間引き）
を示している。図４の結果から理解できるように、９個
の画素を１周期とした場合にその１周期内で２個の画素
が間引かれて７個の画素が出力されることになり、７／
９倍の画像縮小を実現できていることが分かる。
【００２３】以下、上述したような画像拡大・縮小方法
の原理を利用した本発明のクロック生成回路について説
明する。図５は、本発明のクロック生成回路を用いた複
写装置の構成を示すブロック図である。この複写装置
は、主制御部１，読取部２，画像メモリ３，クロック生
成回路４，記録部５，操作部６，ＲＯＭ７，ＲＡＭ８等
を備えている。
の原理を利用した本発明のクロック生成回路について説
明する。図５は、本発明のクロック生成回路を用いた複
写装置の構成を示すブロック図である。この複写装置
は、主制御部１，読取部２，画像メモリ３，クロック生
成回路４，記録部５，操作部６，ＲＯＭ７，ＲＡＭ８等
を備えている。
【００２４】主制御部１は、具体的にはＣＰＵで構成さ
れており、バス１０を介して複写装置の上述したような
ハードウェア各部と接続されていて、それらを制御する
と共に、ＲＯＭ７に格納されたコンピュータプログラム
に従って、種々のソフトウェア的機能を実行する。
れており、バス１０を介して複写装置の上述したような
ハードウェア各部と接続されていて、それらを制御する
と共に、ＲＯＭ７に格納されたコンピュータプログラム
に従って、種々のソフトウェア的機能を実行する。
【００２５】読取部２は、例えばＣＣＤを利用したスキ
ャナから構成され、図示しない原稿台に載置された原稿
の画データを読み取って出力する。画像メモリ３は、Ｄ
ＲＡＭ等で構成され、読取部２で読み取られ拡大・縮小
され、更に２値化された原稿１ページ分の画データを一
時的に記憶する。記録部５は、電子写真方式のプリンタ
装置であって、画像メモリ３から１ページ毎に読み出さ
れた画データをハードコピーとしてプリントアウトす
る。
ャナから構成され、図示しない原稿台に載置された原稿
の画データを読み取って出力する。画像メモリ３は、Ｄ
ＲＡＭ等で構成され、読取部２で読み取られ拡大・縮小
され、更に２値化された原稿１ページ分の画データを一
時的に記憶する。記録部５は、電子写真方式のプリンタ
装置であって、画像メモリ３から１ページ毎に読み出さ
れた画データをハードコピーとしてプリントアウトす
る。
【００２６】操作部６は、所望の拡大・縮小率を設定入
力するための変倍率キー６ａ，複写動作を開始させるた
めの開始キー等、この複写装置を操作するために必要な
各種のファンクションキーを備えている。
力するための変倍率キー６ａ，複写動作を開始させるた
めの開始キー等、この複写装置を操作するために必要な
各種のファンクションキーを備えている。
【００２７】クロック生成回路４は、変倍率キー６ａに
て設定された拡大・縮小率に応じて、読取部２の図示し
ないバッファメモリからの画データの読み出しのタイミ
ングを制御する読み出しクロック信号ＲＣＬＫと、画像
メモリ３への画データの書き込みのタイミングを制御す
る書き込みクロック信号ＷＣＬＫとを生成する。そし
て、この読み出しクロック信号ＲＣＬＫのパルスに同期
して、読取部２のバッファメモリに記憶されている画デ
ータがラインデータ毎に１画素分ずつ読み出されて画像
メモリ３に転送され、また、この書き込みクロック信号
ＷＣＬＫのパルスに同期して、画像メモリ３に画データ
が順次記憶される。
て設定された拡大・縮小率に応じて、読取部２の図示し
ないバッファメモリからの画データの読み出しのタイミ
ングを制御する読み出しクロック信号ＲＣＬＫと、画像
メモリ３への画データの書き込みのタイミングを制御す
る書き込みクロック信号ＷＣＬＫとを生成する。そし
て、この読み出しクロック信号ＲＣＬＫのパルスに同期
して、読取部２のバッファメモリに記憶されている画デ
ータがラインデータ毎に１画素分ずつ読み出されて画像
メモリ３に転送され、また、この書き込みクロック信号
ＷＣＬＫのパルスに同期して、画像メモリ３に画データ
が順次記憶される。
【００２８】ＲＯＭ７は、この複写装置の動作に必要な
種々のソフトウェアのプログラムを予め格納している。
ＲＡＭ８は、ＳＲＡＭまたはフラッシュメモリ等で構成
され、各種情報を一時的に記憶する。
種々のソフトウェアのプログラムを予め格納している。
ＲＡＭ８は、ＳＲＡＭまたはフラッシュメモリ等で構成
され、各種情報を一時的に記憶する。
【００２９】なお、本例では、記録時の拡大・縮小率を
ｍ／ｎ倍とする。よって、ｍ＞ｎの場合には拡大処理で
あり、ｍ＜ｎの場合には縮小処理となる。但し、ｍは自
然数であり、ｎはｎ＝２k （ｋ：自然数）を満たす２の
べき乗数である。このようなｍ，ｎの設定は、操作部６
の変倍率キー６ａから入力された変倍率から、最も近い
ｍ，ｎを演算で求めることにより行われる。例えば、９
１％と入力されたときには、９１／１００≒１１６／１
２８とし、ｍ＝１１６，ｎ＝１２８＝２7 （ｋ＝７）と
する。
ｍ／ｎ倍とする。よって、ｍ＞ｎの場合には拡大処理で
あり、ｍ＜ｎの場合には縮小処理となる。但し、ｍは自
然数であり、ｎはｎ＝２k （ｋ：自然数）を満たす２の
べき乗数である。このようなｍ，ｎの設定は、操作部６
の変倍率キー６ａから入力された変倍率から、最も近い
ｍ，ｎを演算で求めることにより行われる。例えば、９
１％と入力されたときには、９１／１００≒１１６／１
２８とし、ｍ＝１１６，ｎ＝１２８＝２7 （ｋ＝７）と
する。
【００３０】図６は，クロック生成回路４の構成図であ
る。このクロック生成回路４は、ｋビットの加算器１１
とラッチ回路１２と第１比較器１３と第２比較器１４と
第１論理回路１５と第２論理回路１６と第３論理回路１
７と第４論理回路１８とインバータ回路１９と選択器２
０とを備える。
る。このクロック生成回路４は、ｋビットの加算器１１
とラッチ回路１２と第１比較器１３と第２比較器１４と
第１論理回路１５と第２論理回路１６と第３論理回路１
７と第４論理回路１８とインバータ回路１９と選択器２
０とを備える。
【００３１】加算器１１には、主制御部１から基準クロ
ック信号ＣＬＫ１が入力され，この基準クロック信号Ｃ
ＬＫ１のパルスに同期してｍ，ｎの差の絶対値｜ｍ−ｎ
｜が入力される。加算器１１は、ラッチ回路１２に接続
されており、加算器１１の出力（加算結果，オーバーフ
ローした場合にはその余り）がラッチ回路１２にて、基
準クロック信号ＣＬＫ１の次のパルスタイミングでラッ
チされ、加算器１１に入力されるようになっている。加
算器１１は、基準クロック信号ＣＬＫ１のパルスに同期
して、ｍ−ｎとラッチ回路１２からの前回の加算結果と
を加算し、その加算結果（オーバーフローした場合には
その余り）を出力する。ｎ＝２k に設定しているので、
ｋビットの加算処理を行うことにより、オーバーフロ
ー，アンダーフロー何れの場合でもｎでの剰余処理を行
える。従って、加算器１１は、基準クロック信号ＣＬＫ
１のパルスに同期してｍ−ｎを加算しその加算結果のｎ
での剰余ｒの演算（図１のＳ２，Ｓ３に該当）を繰り返
すことになる。加算器１１は、このようにして求めた剰
余ｒを、ラッチ回路１２以外に、第１比較器１３及び第
２比較器１４へ出力する。
ック信号ＣＬＫ１が入力され，この基準クロック信号Ｃ
ＬＫ１のパルスに同期してｍ，ｎの差の絶対値｜ｍ−ｎ
｜が入力される。加算器１１は、ラッチ回路１２に接続
されており、加算器１１の出力（加算結果，オーバーフ
ローした場合にはその余り）がラッチ回路１２にて、基
準クロック信号ＣＬＫ１の次のパルスタイミングでラッ
チされ、加算器１１に入力されるようになっている。加
算器１１は、基準クロック信号ＣＬＫ１のパルスに同期
して、ｍ−ｎとラッチ回路１２からの前回の加算結果と
を加算し、その加算結果（オーバーフローした場合には
その余り）を出力する。ｎ＝２k に設定しているので、
ｋビットの加算処理を行うことにより、オーバーフロ
ー，アンダーフロー何れの場合でもｎでの剰余処理を行
える。従って、加算器１１は、基準クロック信号ＣＬＫ
１のパルスに同期してｍ−ｎを加算しその加算結果のｎ
での剰余ｒの演算（図１のＳ２，Ｓ３に該当）を繰り返
すことになる。加算器１１は、このようにして求めた剰
余ｒを、ラッチ回路１２以外に、第１比較器１３及び第
２比較器１４へ出力する。
【００３２】第１比較器１３では、加算器１１からの剰
余ｒと主制御部１からのｎとが入力され、２ｒ≧ｎであ
るか否かの判定（図１のＳ４）が行われる。この判定処
理では、剰余ｒを１ビット上位にシフトさせたものとｎ
とを比較しても良いし、ｎを１ビット下位にシフトさせ
たものとｒとを比較しても良い。また、ｎ＝２k である
ので、剰余ｒの（ｋ−１）ビット目をそのままｎと比較
しても良い。第１比較器１３は、この比較判定結果を示
す第１判定信号Ａ（２ｒ≧ｎである場合に”１”，２ｒ
＜ｎである場合に”０”）を第１論理回路１５及び第２
論理回路１６へ出力する。
余ｒと主制御部１からのｎとが入力され、２ｒ≧ｎであ
るか否かの判定（図１のＳ４）が行われる。この判定処
理では、剰余ｒを１ビット上位にシフトさせたものとｎ
とを比較しても良いし、ｎを１ビット下位にシフトさせ
たものとｒとを比較しても良い。また、ｎ＝２k である
ので、剰余ｒの（ｋ−１）ビット目をそのままｎと比較
しても良い。第１比較器１３は、この比較判定結果を示
す第１判定信号Ａ（２ｒ≧ｎである場合に”１”，２ｒ
＜ｎである場合に”０”）を第１論理回路１５及び第２
論理回路１６へ出力する。
【００３３】第２比較器１４では、加算器１１からの剰
余ｒと主制御部１からの（２ｍ−ｎ）とが入力され、２
ｍ−ｎ＞２ｒであるか否かの判定（図１のＳ５，Ｓ６の
「２（ｍ−ｒ）＞ｎ? 」に該当）が行われる。この判定
処理では、剰余ｒを１ビット上位にシフトさせたものと
（２ｍ−ｎ）とを比較しても良いし、（２ｍ−ｎ）を１
ビット下位にシフトさせたものとｒとを比較しても良
い。第２比較器１３は、この比較判定結果を示す第２判
定信号Ｂ（２ｍ−ｎ＞２ｒ（つまり２（ｍ−ｒ）＞ｎ）
である場合に”１”、２ｍ−ｎ≦２ｒ（つまり２（ｍ−
ｒ）≦ｎ）である場合に”０”）を第１論理回路１５及
び第２論理回路１６へ出力する。
余ｒと主制御部１からの（２ｍ−ｎ）とが入力され、２
ｍ−ｎ＞２ｒであるか否かの判定（図１のＳ５，Ｓ６の
「２（ｍ−ｒ）＞ｎ? 」に該当）が行われる。この判定
処理では、剰余ｒを１ビット上位にシフトさせたものと
（２ｍ−ｎ）とを比較しても良いし、（２ｍ−ｎ）を１
ビット下位にシフトさせたものとｒとを比較しても良
い。第２比較器１３は、この比較判定結果を示す第２判
定信号Ｂ（２ｍ−ｎ＞２ｒ（つまり２（ｍ−ｒ）＞ｎ）
である場合に”１”、２ｍ−ｎ≦２ｒ（つまり２（ｍ−
ｒ）≦ｎ）である場合に”０”）を第１論理回路１５及
び第２論理回路１６へ出力する。
【００３４】第１論理回路１５は、第１比較器１３，第
２比較器１４からの第１，第２判定信号Ａ，Ｂに対し
て、バー（Ａ×Ｂ），即ち（Ａ×Ｂ）の反転値を出力す
る論理回路（ＮＡＮＤ回路）であり、その出力を第３論
理回路１７及び第４論理回路１８へ与える。
２比較器１４からの第１，第２判定信号Ａ，Ｂに対し
て、バー（Ａ×Ｂ），即ち（Ａ×Ｂ）の反転値を出力す
る論理回路（ＮＡＮＤ回路）であり、その出力を第３論
理回路１７及び第４論理回路１８へ与える。
【００３５】第２論理回路１６は、第１比較器１３，第
２比較器１４からの第１，第２判定信号Ａ，Ｂに対し
て、バー（Ａ＋Ｂ），即ち（Ａ＋Ｂ）の反転値を出力す
る論理回路であり、その出力を第３論理回路１７及び第
４論理回路１８へ与える。
２比較器１４からの第１，第２判定信号Ａ，Ｂに対し
て、バー（Ａ＋Ｂ），即ち（Ａ＋Ｂ）の反転値を出力す
る論理回路であり、その出力を第３論理回路１７及び第
４論理回路１８へ与える。
【００３６】基準クロック信号ＣＬＫ１は、インバータ
回路１９で反転され、その反転基準クロック信号ＣＬＫ
２が、何れもＡＮＤ回路である第３論理回路１７，第４
論理回路１８へ夫々入力される。第３論理回路１７は、
第１論理回路１５からの入力とインバータ回路１９から
の入力との論理積（ＡＮＤ）をとって、拡大用の変換ク
ロック信号ｅＣＬＫを選択器２０へ出力する。一方、第
４論理回路１８は、第２論理回路１６からの入力とイン
バータ回路１９からの入力との論理積（ＡＮＤ）をとっ
て、縮小用の変換クロック信号ｒＣＬＫを選択器２０へ
出力する。
回路１９で反転され、その反転基準クロック信号ＣＬＫ
２が、何れもＡＮＤ回路である第３論理回路１７，第４
論理回路１８へ夫々入力される。第３論理回路１７は、
第１論理回路１５からの入力とインバータ回路１９から
の入力との論理積（ＡＮＤ）をとって、拡大用の変換ク
ロック信号ｅＣＬＫを選択器２０へ出力する。一方、第
４論理回路１８は、第２論理回路１６からの入力とイン
バータ回路１９からの入力との論理積（ＡＮＤ）をとっ
て、縮小用の変換クロック信号ｒＣＬＫを選択器２０へ
出力する。
【００３７】選択器２０は、第３論理回路１７からの上
述したような拡大用の変換クロック信号ｅＣＬＫと第４
論理回路１８からの上述したような縮小用の変換クロッ
ク信号ｒＣＬＫとを入力すると共に、主制御部１から基
準クロック信号ＣＬＫ１を入力し、更に、変倍率の設定
が拡大であるか縮小であるかを示す拡大／縮小識別信号
ＤＳを主制御部１から入力する。そして、選択器２０
は、拡大／縮小識別信号ＤＳにて画像拡大であることを
識別した場合、拡大用の変換クロック信号ｅＣＬＫを読
み出しクロック信号ＲＣＬＫとして選択し、基準クロッ
ク信号ＣＬＫ１を書き込みクロック信号ＷＣＬＫとして
選択する。一方これとは逆に、拡大／縮小識別信号ＤＳ
にて画像縮小であることを識別した場合には、選択器２
０が、基準クロック信号ＣＬＫ１を読み出しクロック信
号ＲＣＬＫとして選択し、縮小用の変換クロック信号ｒ
ＣＬＫを書き込みクロック信号ＷＣＬＫとして選択す
る。
述したような拡大用の変換クロック信号ｅＣＬＫと第４
論理回路１８からの上述したような縮小用の変換クロッ
ク信号ｒＣＬＫとを入力すると共に、主制御部１から基
準クロック信号ＣＬＫ１を入力し、更に、変倍率の設定
が拡大であるか縮小であるかを示す拡大／縮小識別信号
ＤＳを主制御部１から入力する。そして、選択器２０
は、拡大／縮小識別信号ＤＳにて画像拡大であることを
識別した場合、拡大用の変換クロック信号ｅＣＬＫを読
み出しクロック信号ＲＣＬＫとして選択し、基準クロッ
ク信号ＣＬＫ１を書き込みクロック信号ＷＣＬＫとして
選択する。一方これとは逆に、拡大／縮小識別信号ＤＳ
にて画像縮小であることを識別した場合には、選択器２
０が、基準クロック信号ＣＬＫ１を読み出しクロック信
号ＲＣＬＫとして選択し、縮小用の変換クロック信号ｒ
ＣＬＫを書き込みクロック信号ＷＣＬＫとして選択す
る。
【００３８】次に、本発明の画像拡大・縮小クロック生
成回路における２つの具体例（拡大例と縮小例）の動作
について説明する。
成回路における２つの具体例（拡大例と縮小例）の動作
について説明する。
【００３９】まず、拡大例（ｍ＝１９，ｎ＝１６（＝２
4 ）とした１９／１６倍の拡大例）について説明する。
図７は、この拡大例における基準クロック信号ＣＬＫ
１，反転基準クロック信号ＣＬＫ２，加算器１１からの
出力（剰余ｒ），第１比較器１３の第１判定信号
（Ａ），第２比較器１４の第２判定信号（Ｂ），第１論
理回路１５の出力（バー（Ａ×Ｂ）），読み出しクロッ
ク信号ＲＣＬＫ（拡大用の変換クロック信号ｅＣＬ
Ｋ），書き込みクロック信号ＷＣＬＫ（基準クロック信
号ＣＬＫ１）のタイミングチャートである。この場合に
は、拡大であるので、拡大用の変換クロック信号ｅＣＬ
Ｋが読み出しクロック信号ＲＣＬＫとなり、基準クロッ
ク信号ＣＬＫ１が書き込みクロック信号ＷＣＬＫとな
る。
4 ）とした１９／１６倍の拡大例）について説明する。
図７は、この拡大例における基準クロック信号ＣＬＫ
１，反転基準クロック信号ＣＬＫ２，加算器１１からの
出力（剰余ｒ），第１比較器１３の第１判定信号
（Ａ），第２比較器１４の第２判定信号（Ｂ），第１論
理回路１５の出力（バー（Ａ×Ｂ）），読み出しクロッ
ク信号ＲＣＬＫ（拡大用の変換クロック信号ｅＣＬ
Ｋ），書き込みクロック信号ＷＣＬＫ（基準クロック信
号ＣＬＫ１）のタイミングチャートである。この場合に
は、拡大であるので、拡大用の変換クロック信号ｅＣＬ
Ｋが読み出しクロック信号ＲＣＬＫとなり、基準クロッ
ク信号ＣＬＫ１が書き込みクロック信号ＷＣＬＫとな
る。
【００４０】第１論理回路１５の出力（バー（Ａ×
Ｂ））が”０”となるタイミングで、読み出しクロック
信号ＲＣＬＫのパルスが間引かれる。この結果、書き込
みクロック信号ＷＣＬＫの１６パルスの間に、読み出し
クロック信号ＲＣＬＫの３パルスだけが間引かれるの
で、各ラインでの１６画素分の画データに３画素分だけ
追加されて画像メモリ３に書き込まれ、記録部５にて１
９／１６倍の拡大記録を実現できる。
Ｂ））が”０”となるタイミングで、読み出しクロック
信号ＲＣＬＫのパルスが間引かれる。この結果、書き込
みクロック信号ＷＣＬＫの１６パルスの間に、読み出し
クロック信号ＲＣＬＫの３パルスだけが間引かれるの
で、各ラインでの１６画素分の画データに３画素分だけ
追加されて画像メモリ３に書き込まれ、記録部５にて１
９／１６倍の拡大記録を実現できる。
【００４１】次いで、縮小例（ｍ＝１３，ｎ＝１６（＝
２4 ）とした１３／１６倍の縮小例）について説明す
る。図８は、この縮小例における基準クロック信号ＣＬ
Ｋ１，反転基準クロック信号ＣＬＫ２，加算器１１から
の出力（剰余ｒ），第１比較器１３の第１判定信号
（Ａ），第２比較器１４の第２判定信号（Ｂ），第２論
理回路１６の出力（バー（Ａ＋Ｂ）），読み出しクロッ
ク信号ＲＣＬＫ（基準クロック信号ＣＬＫ１），書き込
みクロック信号ＷＣＬＫ（縮小用の変換クロック信号ｒ
ＣＬＫ）のタイミングチャートである。この場合には、
縮小であるので、基準クロック信号ＣＬＫ１が読み出し
クロック信号ＲＣＬＫとなり、縮小用の変換クロック信
号ｒＣＬＫが書き込みクロック信号ＷＣＬＫとなる。
２4 ）とした１３／１６倍の縮小例）について説明す
る。図８は、この縮小例における基準クロック信号ＣＬ
Ｋ１，反転基準クロック信号ＣＬＫ２，加算器１１から
の出力（剰余ｒ），第１比較器１３の第１判定信号
（Ａ），第２比較器１４の第２判定信号（Ｂ），第２論
理回路１６の出力（バー（Ａ＋Ｂ）），読み出しクロッ
ク信号ＲＣＬＫ（基準クロック信号ＣＬＫ１），書き込
みクロック信号ＷＣＬＫ（縮小用の変換クロック信号ｒ
ＣＬＫ）のタイミングチャートである。この場合には、
縮小であるので、基準クロック信号ＣＬＫ１が読み出し
クロック信号ＲＣＬＫとなり、縮小用の変換クロック信
号ｒＣＬＫが書き込みクロック信号ＷＣＬＫとなる。
【００４２】第２論理回路１６の出力（バー（Ａ＋
Ｂ））が”１”となるタイミングで、書き込みクロック
信号ＷＣＬＫのパルスが間引かれる。この結果、読み出
しクロック信号ＲＣＬＫの１６パルスの間に、書き込み
クロック信号ＷＣＬＫの３パルスが間引かれるので、各
ラインで１６画素分の画データが３画素分だけ間引かれ
て画像メモリ３に書き込まれ、記録部５にて１３／１６
倍の縮小記録を実現できる。
Ｂ））が”１”となるタイミングで、書き込みクロック
信号ＷＣＬＫのパルスが間引かれる。この結果、読み出
しクロック信号ＲＣＬＫの１６パルスの間に、書き込み
クロック信号ＷＣＬＫの３パルスが間引かれるので、各
ラインで１６画素分の画データが３画素分だけ間引かれ
て画像メモリ３に書き込まれ、記録部５にて１３／１６
倍の縮小記録を実現できる。
【００４３】なお、上述した例では、主走査方向におけ
る拡大・縮小動作について説明したが、副走査方向につ
いても同様に行うことができる。主走査方向では、画素
に対して補間・間引きを行うが、副走査方向では、ライ
ンデータに対して補間・間引きを行うようにすれば良
い。副走査方向については、主走査方向とは異なるｍ，
ｎを用いることもでき、所謂独立変倍を行うことも可能
となる。この際、１つのラインデータを基準クロック信
号ＣＬＫ１の１パルス分に対応させれば、上述したよう
な主走査方向の場合と同様にして、副走査方向での拡大
・縮小記録動作を行える。
る拡大・縮小動作について説明したが、副走査方向につ
いても同様に行うことができる。主走査方向では、画素
に対して補間・間引きを行うが、副走査方向では、ライ
ンデータに対して補間・間引きを行うようにすれば良
い。副走査方向については、主走査方向とは異なるｍ，
ｎを用いることもでき、所謂独立変倍を行うことも可能
となる。この際、１つのラインデータを基準クロック信
号ＣＬＫ１の１パルス分に対応させれば、上述したよう
な主走査方向の場合と同様にして、副走査方向での拡大
・縮小記録動作を行える。
【００４４】なお、上記実施の形態では、画データの記
録について説明したが、本発明の用途はこれに限定され
るものではない。例えば、ファクシミリで画データを送
信する場合に、本発明を適用して画データを縮小または
拡大して送信することもできる。また、上記実施の形態
では、読取部からの画データを、変倍処理してから２値
化しているが、２値化してから変倍処理をするようにし
ても良い。更に、上記実施の形態では、拡大・縮小とし
て説明しているが、解像度変換（処理としては拡大また
は縮小と同じ）に本発明を適用することも可能である。
録について説明したが、本発明の用途はこれに限定され
るものではない。例えば、ファクシミリで画データを送
信する場合に、本発明を適用して画データを縮小または
拡大して送信することもできる。また、上記実施の形態
では、読取部からの画データを、変倍処理してから２値
化しているが、２値化してから変倍処理をするようにし
ても良い。更に、上記実施の形態では、拡大・縮小とし
て説明しているが、解像度変換（処理としては拡大また
は縮小と同じ）に本発明を適用することも可能である。
【００４５】
【発明の効果】以上のように本発明では、変倍率ｍ／ｎ
とした場合、各画素について、その画素に応じた初期値
にｍ−ｎを加算し、その加算結果のｎ剰余系における剰
余ｒを求め、２ｒがｎ以上であるか否かを判定すると共
に２（ｍ−ｒ）がｎより大きいか否かを判定し、これら
の判定結果に基づいて、画素を補間したり、画素を間引
きするようにしたので、これらの画素の補間・間引きを
決定するための演算を高速に行え、ｍ，ｎの数値の組合
せによる任意の変倍率での画像の拡大・縮小処理を容易
に且つ低コストで行うことが可能となる。
とした場合、各画素について、その画素に応じた初期値
にｍ−ｎを加算し、その加算結果のｎ剰余系における剰
余ｒを求め、２ｒがｎ以上であるか否かを判定すると共
に２（ｍ−ｒ）がｎより大きいか否かを判定し、これら
の判定結果に基づいて、画素を補間したり、画素を間引
きするようにしたので、これらの画素の補間・間引きを
決定するための演算を高速に行え、ｍ，ｎの数値の組合
せによる任意の変倍率での画像の拡大・縮小処理を容易
に且つ低コストで行うことが可能となる。
【００４６】また本発明では、変倍率をｍ／ｎとした場
合、初期値にｍ−ｎを加算した加算結果のｎ剰余系にお
ける剰余ｒを剰余器にて求め、求めた剰余ｒの２倍とｎ
との比較結果及びその剰余ｒの２倍と２ｍ−ｎとの比較
結果に基づいて読み出しクロック及び書き込みクロック
を生成するようにしたので、簡単な回路構成にて、画像
の任意の拡大率・縮小率に対応したクロックを生成する
ことが可能である。
合、初期値にｍ−ｎを加算した加算結果のｎ剰余系にお
ける剰余ｒを剰余器にて求め、求めた剰余ｒの２倍とｎ
との比較結果及びその剰余ｒの２倍と２ｍ−ｎとの比較
結果に基づいて読み出しクロック及び書き込みクロック
を生成するようにしたので、簡単な回路構成にて、画像
の任意の拡大率・縮小率に対応したクロックを生成する
ことが可能である。
【００４７】更に本発明では、ｎ＝２k として、ｋビッ
トの加算器を剰余器として用いるようにしたので、剰余
演算を加算器での加算処理にて行うことができ。回路全
体を簡素化できる。
トの加算器を剰余器として用いるようにしたので、剰余
演算を加算器での加算処理にて行うことができ。回路全
体を簡素化できる。
【図１】本発明による画像拡大・縮小方法の動作手順を
示すフローチャートである。
示すフローチャートである。
【図２】第１の拡大例（９／７倍の拡大例）における、
Ｓ３での剰余ｒの数値，Ｓ４での判定結果，Ｓ５または
Ｓ６での判定結果，画素の出力結果を示す図である。
Ｓ３での剰余ｒの数値，Ｓ４での判定結果，Ｓ５または
Ｓ６での判定結果，画素の出力結果を示す図である。
【図３】第２の拡大例（１０／７倍の拡大例）におけ
る、Ｓ３での剰余ｒの数値，Ｓ４での判定結果，Ｓ５ま
たはＳ６での判定結果，画素の出力結果を示す図であ
る。
る、Ｓ３での剰余ｒの数値，Ｓ４での判定結果，Ｓ５ま
たはＳ６での判定結果，画素の出力結果を示す図であ
る。
【図４】縮小例（７／９倍の縮小例）における、Ｓ３で
の剰余ｒの数値，Ｓ４での判定結果，Ｓ５またはＳ６で
の判定結果，画素の出力結果を示す図である。
の剰余ｒの数値，Ｓ４での判定結果，Ｓ５またはＳ６で
の判定結果，画素の出力結果を示す図である。
【図５】本発明のクロック生成回路を用いた複写装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図６】クロック生成回路の内部構成を示す図である。
【図７】拡大例（１９／１６倍の拡大例）でのタイミン
グチャートである。
グチャートである。
【図８】縮小例（１３／１６倍の縮小例）でのタイミン
グチャートである。
グチャートである。
１ 主制御部
２ 読取部
３ 画像メモリ
４ クロック生成回路
５ 記録部
６ 操作部
６ａ 変倍率キー
１１ 加算器
１２ ラッチ回路
１３ 第１比較器
１４ 第２比較器
１５ 第１論理回路
１６ 第２論理回路
１７ 第３論理回路
１８ 第４論理回路
２０ 選択器
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 1/38 - 1/393
G06T 3/40
Claims (3)
- 【請求項１】 画素を補間・間引きして変倍率ｍ／ｎ
（ｍ，ｎ：自然数）での画データの拡大・縮小を行う方
法において、画素位置に応じて定まる、画素の補間・間
引きの有無を決定するための演算用の初期値にｍ−ｎを
加算し、その加算結果のｎ剰余系における剰余ｒを求
め、２ｒがｎ以上であるか否かを判定すると共に２（ｍ
−ｒ）がｎより大きいか否かを判定し、これらの判定結
果に基づいて画素の補間・間引きの有無を決定すること
とし、２ｒ≧ｎかつ２（ｍ−ｒ）＞ｎである場合に画素
の補間を決定し、２ｒ＜ｎかつ２（ｍ−ｒ）≦ｎである
場合に画素の間引きを決定し、２ｒ≧ｎかつ２（ｍ−
ｒ）≦ｎまたは２ｒ＜ｎかつ２（ｍ−ｒ）＞ｎである場
合に画素の補間・間引きを何れも行わないことを決定す
ることを特徴とする画像拡大・縮小方法。 - 【請求項２】 画データの変倍率ｍ／ｎに応じて画素を
補間・間引くためのクロックを生成する回路において、
画素位置に応じて定まる、前記クロックを生成するため
の演算用の初期値にｍ−ｎを加算したもののｎ剰余系に
おける剰余ｒを求める剰余器と、ｒの２倍とｎとを比較
する第１比較器と、ｒの２倍と２ｍ−ｎとを比較する第
２比較器とを備え、前記第１，第２比較器の比較結果に
基づいて前記クロックを生成することとし、２ｒ≧ｎか
つ２ｒ＜２ｍ−ｎである場合に画素を補間するためのク
ロックを生成し、２ｒ＜ｎかつ２ｒ≧２ｍ−ｎである場
合に画素を間引くためのクロックを生成し、２ｒ≧ｎか
つ２ｒ≧２ｍ−ｎまたは２ｒ＜ｎかつ２ｒ＜２ｍ−ｎで
ある場合に画素の補間・間引きを何れも行わないための
クロックを生成するようにしたことを特徴とするクロッ
ク生成回路。 - 【請求項３】 ｎ＝２k であり、前記剰余器はｋビット
の加算器である請求項２記載のクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000003998A JP3502885B2 (ja) | 2000-01-12 | 2000-01-12 | 画像拡大・縮小方法及びそれに用いるクロック生成回路 |
Applications Claiming Priority (1)
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