JP3225591B2 - 画像処理装置の縮小・拡大処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＦＡＸ及び複写機など
の画像処理装置に関し、特に２点間の画素の位置的な影
響度を表した補間係数を各画素の画像データに乗算して
加算することによって２点間補間処理を行い画像の縮小
・拡大を行う画像処理装置の縮小・拡大処理回路に関す
るものである。

【０００２】

【従来の技術】図４は２点間補間アルゴリズムを説明す
るための図、図５は縮小・拡大処理部の構成を説明する
ためのブロック図、図６は縮小・拡大時のデータ処理動
作を説明するための図、図７は入力画像データが同一の
場合でも階調変化が発生する例を説明するための図であ
る。

【０００３】複写機には、任意サイズの原稿を所定の用
紙サイズに合わせてコピーしたり、所定の領域に嵌め込
むことができるように所定のサイズにコピーしたりする
ために、縮小・拡大機能が用意されている。この縮小・
拡大機能は、例えばＣＣＤラインセンサを用いた装置の
場合、副走査方向にＣＣＤラインセンサのスキャンスピ
ードを変化させながら主走査方向の読み出し画像データ
に対して間引き又は２点間補間の処理を行うものであ
り、この種のものとしては、例えば特開平２−１６１８
７２号公報で本出願人が既に提案しているものがある。

【０００４】２点間補間方式の縮小・拡大アルゴリズム
は、補間係数を用い図４に示すように密のデータを前後
２点の画素データから合成して拡大し、粗のデータを前
後２点の画素データから合成して縮小する。そして、縮
小処理の場合には、図５の実線及び図６（イ）に示すよ
うに読み取りデータをそのまま画像メモリに書き込み、
書き込んだデータの読み出し時にデータの制御と２点間
補間を行って画像の縮小を行う。また、拡大処理の場合
には、図５の実線及び図６（ロ）に示すように読み取り
データに対してデータの制御と２点間補間を行い、その
結果をメモリに書き込む。そして、この書き込んだデー
タをそのまま読み出すことで画像の拡大を行う。

【０００５】例えば図４に示す画素２．４の値は、 （１−０．４）×（画素２の値）＋０．４×（画素３の
値）＝０．６×（画素２の値）＋０．４×（画素３の
値） で計算される。ここで、画素２に０．６を掛け、画素３
に０．４を掛けたそれぞれの項は、画素２、３の位置的
な影響度を掛け合わせたものであり、画素２に近いので
画素２の影響が大きく、画素３に遠いので画素３の影響
が小さくなっている。このように画素２、３それぞれに
影響度を掛け合わせて足し合わせることにより、画素
２．４の値が求められている。

【０００６】この場合に用いる補間係数の小数点の位置
は、１６ビットを使用して補間係数の精度を１３ピット
（８１９２）とすると、倍率１のときの計算から （１００／１００）×８１９２＝００１．０００００００００００００ となる。したがって、 （１００／１２．５）×８１９２＝１０００．０００００００００００００ のように１２．５％のとき補間係数の１６ビットをオー
バーしてしまうので、使用できなくなる。ここで、小数
点から上の３ビットは、倍率１２．５％以上から使用で
きるようにするために用意され、小数点から下の１３ビ
ットは、精度を上げるために用意される。例えば１３％
のとき （１００／１３）×８１９２＝１１１．１０１１０００１００１１１ のように補間係数の１６ビットに収まるので使用でき、
倍率の最大は、計算上補間係数が０になるまで設定でき
る。

【０００７】この場合の補間係数の求め方は、 （１００／１２５）×８１９２＝６５５３＝１９９９ｈ ＝０００１．１００１．１００１．１００１ から、 １ドット目 ６５５３＝０００｜１．１００｜１．１００１．１００１ ＝０．１１００＝１／２＋１／４＝０．７５ ２ドット目 １３１０６＝００１｜１．００１｜１．００１１．００１０ ＝０．１００１＝１／２＋１／１６＝０．５６２５ ３ドット目 １９６５９＝０１０｜０．１１０｜０．１１００．１０１１ ＝０．０１１０＝１／４＋１／８＝０．３７５ ４ドット目 ２６２１２＝０１１｜０．０１１｜０．０１１０．０１００ ＝０．００１１＝０．１８１５ ５ドット目 ３２７６５＝０１１｜１．１１１｜１．１１１１．１１０１ ＝０．１１１１＝０．９３７５ ６ドット目 ３９３１８＝１００｜１．１００｜１．１００１．０１１０ ＝０．１１００＝０．７５ のように求められる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の縮小・拡大処理回路では、特定倍率で同一階調デー
タが連続して入力される場合、周期的に階調の変化が発
生するという欠点があった。従来の２点間補間方式の縮
小・拡大アルゴリズムでは、上記のように計算に使用す
る補間係数を４ｂｉｔとし、途中処理の高速化のため小
数点以下４ｂｉｔを切捨てた後、補間データ８ビットを
合成する。そのため、同階調のデータが連続して入力さ
れた場合、補間係数によっては、１階調異なるデータが
出力されるという問題が生じる。

【０００９】例えば拡大率１００．１％の場合には、 （１００／１００．１）×８１９２＝８１８３．８＝１ＦＦ７ｈ ＝０００１．１１１１．１１１１．０１１１ となるから、図７に示すように各補間係数は、 １ドット目 ８１８３＝０００｜１．１１１｜１．１１１１．０１１１ ＝０．１１１１＝０．９３７５ ２ドット目 １６３６６＝００１｜１．１１１｜１．１１１０．１１１０ ＝０．１１１１＝０．９３７５ ３ドット目 ２４５４９＝０１０｜１．１１１｜１．１１１０．０１０１ ＝０．１１１１＝０．９３７５ …… …… ５６ドット目４５８２４８＝１１１｜１．１１１｜１．１１１１．１１１１ ＝０．１１１１＝０．９３７５ ５７ドット目４６６４３１＝０００｜１．１１０｜１．１１１１．１１１１ ＝０．１１１０＝０．８７５ …… …… ８５３ドット目 ６９８００９９ ＝１００｜０．００１｜０．００００．００１１ ＝０．０００１＝０．０６２５ ８５４ドット目 ６９８８２８２ ＝１０１｜０．０００｜１．１１１１．１０１０ ＝０．００００＝０ …… …… ９１０ドット目 ７４４６５３０ ＝１０１｜０．０００｜０．００００．００１０ ＝０．００００＝０ ９１１ドット目 ７４５４７１３ ＝１０１｜１．１１１｜１．１１１１．１００１ ＝０．１１１１＝０．９７３５ となる。そして、補間係数が０．１１１１の時の入力階
調１００００００１における計算は、フルビット演算時
であれば、 （１−０．１１１１）×１００００００１＋０．１１１１×１００００００１ ＝１０００．０００１＋０１１１１０００．１１１１ ＝１００００００１．００００ となるのに対し、乗算後下位４ビット切捨てを行うと、 １０００＋０１１１１０００＝１０００００００ となるため、図７にも示すように１階調低い値となり、
階調変化が発生してしまう。

【００１０】このような階調変化は、拡縮処理の後にハ
イパスフィルターを通過させると、１階調が強調される
ため、同階調のデータを連続して入力しても所定の幅で
高階調データが出力されてしまうという問題点がある。

【００１１】上記問題の解決策としては、補間の乗算、
加算をフルビットで行う方法があるが、回路規模が大き
くなり、かつ処理時間も増大するため、システムの処理
スピードが低下するという問題が生じる。

【００１２】本発明は、上記の課題を解決するものであ
って、同一階調データが入力された場合に２点間補間に
より生じる階調変化をなくすようにした画像処理装置の
縮小・拡大処理回路を提供することを目的とするもので
ある。

【００１３】

【課題を解決するための手段】そのために本発明は、２
点間の画素の位置的な影響度を表した補間係数を各画素
の画像データに乗算して加算することによって２点間補
間処理を行う画像の縮小・拡大を行う画像処理装置の縮
小・拡大処理回路であって、補間される２点の入力画像
データの階調を比較する比較手段と、該比較手段によっ
て２点の入力画像データの階調が一致したと判定された
場合に２点間補間を行わず入力画像データを直接出力す
る画像データ出力制御手段を具備したことを特徴とす
る。

【００１４】

【作用】本発明の画像処理装置の縮小・拡大処理回路で
は、比較手段と画像データ出力制御手段を具備し、２点
の入力画像データの階調を比較し、それらが一致したと
判定された場合に２点間補間を行わず入力画像データを
直接出力するので、同一階調データが入力された場合に
２点間補間により生じる階調変化をなくすことができ
る。

【００１５】

【実施例】以下、本発明の実施例を図面を参照しつつ説
明する。

【００１６】図１は本発明の画像処理装置の縮小・拡大
処理回路の１実施例を示す図であり、１と２はラッチ、
３は減算器、４、５は乗算器、６は加算器、７はコンパ
レータ、８、９はセレクタを示す。

【００１７】図１において、ラッチ１、２は、連続する
２つの画素（先行画素と後行画素）の画像データを保持
するものである。減算器３は、先に説明した補間係数の
生成回路（図示せず）で生成された補間係数αから（１
−α）を求めるものである。乗算器４は、先行画素の画
像データと補間係数αとの乗算をし、乗算器５は、後行
画素の画像データと補間係数（１−α）との乗算をする
ものである。加算器６は、乗算器４、５の乗算結果を加
算するものであり、これらにより乗算器５で乗算器４よ
り１クロック前（１画素前）のデータを演算を行って （１−α）×画像データ＋α×画像データ の演算を行い、２点間の相対位置による重み付けをした
画素の値を求めるようにした従来の２点間補間回路を構
成している。

【００１８】本発明の縮小・拡大処理回路では、上記の
２点間補間処理回路に図１（イ）に示すように連続する
２つの画素の画像データを比較するコンパレータ７、及
びラッチ２（又は１）に保持した画像データと加算器６
で加算された画像データからそのいずれかを選択するデ
ータセレクタ８を追加して構成される。

【００１９】したがって、例えば図４に示す画素２．４
の演算では、補間係数の生成回路からの補間係数０．４
を入力すると、減算器３で０．６（＝１−０．４）を生
成してこれらを乗算係数とする。そして、これらの乗算
係数０．４と０．６から乗算器４で画素２×０．６、乗
算器５で画素３×０．４を求め、乗算結果を加算器６で
加算することにより、図４の画素２．４の画像データを
生成する。

【００２０】このような２点間補間処理をしながら、本
発明では、ラッチ１とラッチ２で保持された画像データ
をコンパレータ７にて比較することによって、１クロッ
ク前の画像データと同一かどうかを検出している。そし
て、画像データが１クロック前のものと同一でない場合
には、セレクタ８で入力データＡ、つまり加算器６の出
力データを選択して２点間補間された画像データを出力
する。しかし、１クロック前と同一画像データが入力さ
れているときには、データセレクタ８のデータ入力をＡ
からＢに切り替える。この切り換えにより入力データを
スルーさせ１クロック前の画像データをそのまま出力す
ることになる。

【００２１】図１（ロ）に示す例は、データセレクタ８
の代わりに補間係数を選択するセレクタ９を設けた本発
明の他の実施例である。ここで、セレクタ９は、データ
Ｂ、つまり補間係数の生成回路から入力された補間係数
をそのまま出力しているが、コンパレータ７にて画像デ
ータが１クロック前のものと同一と判定されると、その
判定信号ａにより入力データＡの１又は０を補間係数と
して出力するものである。したがって、セレクタ９は、
画像データが１クロック前のものと同一と判定されたこ
とを条件として、補間係数を強制的に１又は０にするも
のである。

【００２２】図２及び図３は本発明を適用した縮小・拡
大処理回路の具体的な構成例を示す図である。

【００２３】先に本出願人が提案した縮小・拡大処理回
路に本発明を適用した回路構成例を示したのが図２及び
図３であり、図２では、入力画像データバスＶＤ１７〜
０がラッチ回路（Ｄ Ｑ）を通してセレクタ７１２と７
１７の一方の入力端子に接続され、出力画像データバス
ＶＤＯ７〜０がラッチ回路を通してセレクタ７１９に接
続されている。また、ラインバッファＡのデータバスＢ
ＤＡ７〜０、ラインバッファＢのデータバスＢＤＢ７〜
０がバスコントローラとラッチ回路を通してセレクタ７
１７に接続され書き込みデータが送り込まれるととも
に、別のラッチ回路を通してセレクタ７１８に接続され
読み出しデータが送出される。乗算器７１３、７１４、
加算器７１５、セレクタ７１６は、２点間補間処理回路
を構成し、２点間補間の係数を乗算器７１３、７１４に
供給するのが補間係数生成回路７１１である。この２点
間補間処理回路は、その入力側がセレクタ７１２の出力
端子に、その出力側がセレクタ７１７、７１９の入力端
子にそれぞれ接続され、セレクタ７１８の出力端子がセ
レクタ７１２と７１９の入力端子に接続される。コンパ
レータ７２１で入力画像データが１ライン前の画像デー
タと同一の画像データかどうかを判定し、その判定信号
をラッチ回路でラッチしてオア回路を通してセレクタ７
１６を制御している。なお、セレクタ７１６は、乗算器
７１３、７１４、加算器７１５をバイパスする回路を有
し、本発明の入力画像データが１ライン前の画像データ
と同一の画像データの場合の処理の他、例えば単純間引
きにも使用される。

【００２４】また、上記回路構成により、セレクタ７１
２は、２点間補間処理回路に入力画像データを入力する
（書き込み時に２点間補間する）か、ラインバッファの
データを入力する（読み出し時に２点間補間する）かを
選択し、セレクタ７１７は、ラインバッファに入力画像
データをそのまま書き込むか、２点間補間したデータを
書き込むかを選択し、セレクタ７１９は、ラインバッフ
ァから読み出したデータをそのまま送出するか、２点間
補間したデータを送出するかを選択している。つまり、
セレクタ７１２、７１７、７１９はラインバッファに書
き込む時に２点間補間する縮小処理で入力端子Ａが選択
され、ラインバッファから読み出す時に２点間補間する
拡大処理で入力端子のＢが選択される。その選択信号が
縮拡モード信号ＲＥである。また、選択信号ＳＥＬＢ
は、書き込み側のバスコントローラと読み出し側のセレ
クタ７１８を制御し、読み／書きするラインバッファを
選択するものてある。

【００２５】また、図３に示す回路は、加算器７１５の
出力側に接続したセレクタ７１６を省き、コンパレータ
２１の出力で補間係数生成回路７１１を制御し、補間係
数を強制的に１又は０に置き換えるように構成したもの
である。

【００２６】なお、本発明は、上記の実施例に限定され
るものではなく、種々の変形が可能である。例えば上記
の実施例では、画像データを８ビットとした場合の例を
示したが、乗算器や加算器等のビット幅を変えることに
より８ビット以外の画像データにも同様に適用できるこ
とはいうまでもない。

【００２７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、同階調画像データの連続入力に対し入力画像
データをそのまま出力するので、２点間補間でフルビッ
トの乗算、加算を行わなくても、同階調の出力値を得る
ことができる。そのため、乗算、加算をフルビット行な
わせた場合の動作速度の低下やゲート数の増加等の問題
を解消することができる。

【図面の簡単な説明】

【図１】 本発明の画像処理装置の縮小・拡大処理回路
の１実施例を示す図である。

【図２】 本発明を適用した縮小・拡大処理回路の具体
的な構成例を示す図である。

【図３】 本発明を適用した縮小・拡大処理回路の具体
的な構成例を示す図である。

【図４】 ２点間補間アルゴリズムを説明するための図
である。

【図５】 縮小・拡大処理部の構成を説明するためのブ
ロック図である。

【図６】 縮小・拡大時のデータ処理動作を説明するた
めの図である。

【図７】 入力画像データが同一の場合でも階調変化が
発生する例を説明するための図である。

【符号の説明】

１と２…ラッチ、３…減算器、４と５…乗算器、６…加
算器、７…コンパレータ、８と９…セレクタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/38 - 1/393 G06T 3/40

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ２点間の画素の位置的な影響度を表した
   補間係数を各画素の画像データに乗算して加算すること
   によって２点間補間処理を行い画像の縮小・拡大を行う
   画像処理装置の縮小・拡大処理回路であって、補間され
   る２点の入力画像データの階調を比較する比較手段と、
   該比較手段によって２点の入力画像データの階調が一致
   したと判定された場合に２点間補間を行わず入力画像デ
   ータを直接出力する画像データ出力制御手段を具備した
   ことを特徴とする画像処理装置の縮小・拡大処理回路。