JPH06169434A - 固体撮像素子用信号処理装置 - Google Patents
固体撮像素子用信号処理装置Info
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- JPH06169434A JPH06169434A JP5216128A JP21612893A JPH06169434A JP H06169434 A JPH06169434 A JP H06169434A JP 5216128 A JP5216128 A JP 5216128A JP 21612893 A JP21612893 A JP 21612893A JP H06169434 A JPH06169434 A JP H06169434A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
- H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
- H04N25/672—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction between adjacent sensors or output registers for reading a single image
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
Abstract
(57)【要約】
【目的】 フィールド蓄積モードで動作する固体撮像素
子を垂直方向に２個つなぎ合わせた構造を採用した大規
模固体撮像素子を実現する信号処理装置を得る。 【構成】 分割された画素領域の１つにつながる第２の
アンプ４の＋側入力端子に、第１のアンプ３の出力かゼ
ロレベルかをつなぎ目信号３０に従って接続する。これ
によって、つなぎ目に相当するタイミングのときのみ、
第２のアンプ４によって画素領域１と画素領域２の出力
が加算され、１／２レベルとなるＴＶラインの補正が可
能となる。
子を垂直方向に２個つなぎ合わせた構造を採用した大規
模固体撮像素子を実現する信号処理装置を得る。 【構成】 分割された画素領域の１つにつながる第２の
アンプ４の＋側入力端子に、第１のアンプ３の出力かゼ
ロレベルかをつなぎ目信号３０に従って接続する。これ
によって、つなぎ目に相当するタイミングのときのみ、
第２のアンプ４によって画素領域１と画素領域２の出力
が加算され、１／２レベルとなるＴＶラインの補正が可
能となる。
Description
【０００１】
【産業上の利用分野】この発明は、固体撮像素子の信号
処理装置に関するものである。
処理装置に関するものである。
【０００２】
【従来の技術】図５は、従来の固体撮像素子の動作を示
す１例であって、図５（ａ）は奇数フィールド時の画素
出力の組み合わせ概念を示す図、図５（ｂ）は偶数フィ
ールド時の画素出力の組み合わせ概念を示す図、図５
（ｃ）は図５（ａ）及び（ｂ）で示した画素出力のタイ
ミング関係を示した図である。また、５０は画素列、５
１は奇数フィールドの先頭ＴＶラインに相当する画素出
力、５２は奇数フィールドの最終ＴＶラインに相当する
画素出力、５３は偶数フィールドの先頭ＴＶラインに相
当する画素出力、５４は偶数フィールドの最終ＴＶライ
ンに相当する画素出力である。
す１例であって、図５（ａ）は奇数フィールド時の画素
出力の組み合わせ概念を示す図、図５（ｂ）は偶数フィ
ールド時の画素出力の組み合わせ概念を示す図、図５
（ｃ）は図５（ａ）及び（ｂ）で示した画素出力のタイ
ミング関係を示した図である。また、５０は画素列、５
１は奇数フィールドの先頭ＴＶラインに相当する画素出
力、５２は奇数フィールドの最終ＴＶラインに相当する
画素出力、５３は偶数フィールドの先頭ＴＶラインに相
当する画素出力、５４は偶数フィールドの最終ＴＶライ
ンに相当する画素出力である。
【０００３】この図のように素子の１画素を１ＴＶライ
ンに割り当てるのではなく、２画素の出力の和をフィー
ルド毎に組み合わせを交互に変えながらＴＶラインに割
り当てる方式をフィールド蓄積モードと言う。フィール
ド蓄積モードでは、画素の組み合わせ方向（図では垂直
方向）の分解能が多少劣化するが、同じ感度を得るため
に必要な蓄積時間が１／２にでき時間応答性が良いこと
と、画素面積で決まる飽和電荷量が２倍にすることがで
きるなど優れた特長を持つため、広く用いられている動
作方式である。
ンに割り当てるのではなく、２画素の出力の和をフィー
ルド毎に組み合わせを交互に変えながらＴＶラインに割
り当てる方式をフィールド蓄積モードと言う。フィール
ド蓄積モードでは、画素の組み合わせ方向（図では垂直
方向）の分解能が多少劣化するが、同じ感度を得るため
に必要な蓄積時間が１／２にでき時間応答性が良いこと
と、画素面積で決まる飽和電荷量が２倍にすることがで
きるなど優れた特長を持つため、広く用いられている動
作方式である。
【０００４】一方、フレームレートを高くする場合、素
子内での信号の読み出しスピードの高速化が技術上の障
壁となってきている。例えば市販のＳ−ＶＨＳ相当の素
子の場合、画素数は約３０万画素であり、この読み出し
スピードが約１０ＭＨｚであったのに対して、ハイビジ
ョン用２００万画素の素子の場合、読み出しスピードが
７０ＭＨｚ以上となり、現在のＣＣＤ転送技術では、ス
ピード的にかなり難しいレベルであるといえる。そこで
現在では、１素子を複数個の画素領域に分割し、出力端
子も複数個設けて、１フレーム期間中に分割された複数
個の領域の信号の読み出しを並行して同時に行ってしま
うという方法が考えられている。
子内での信号の読み出しスピードの高速化が技術上の障
壁となってきている。例えば市販のＳ−ＶＨＳ相当の素
子の場合、画素数は約３０万画素であり、この読み出し
スピードが約１０ＭＨｚであったのに対して、ハイビジ
ョン用２００万画素の素子の場合、読み出しスピードが
７０ＭＨｚ以上となり、現在のＣＣＤ転送技術では、ス
ピード的にかなり難しいレベルであるといえる。そこで
現在では、１素子を複数個の画素領域に分割し、出力端
子も複数個設けて、１フレーム期間中に分割された複数
個の領域の信号の読み出しを並行して同時に行ってしま
うという方法が考えられている。
【０００５】図６は、素子を垂直方向に２分割した場合
の例である。図において、６０及び６１は分割された上
側及び下側の画素領域、６２及び６３は上側及び下側の
水平転送部、６４及び６５は上側及び下側の出力回路で
ある。この場合、本来ならば１フレーム期間中に上側の
画素領域６０、下側の画素領域６１を時間的に直列に読
み出す必要があるが、分割したことによって、時間的に
両領域を並列に読み出すことが可能となった。このた
め、単純に言えば分割数に反比例して、読み出しスピー
ドを低減することができる。
の例である。図において、６０及び６１は分割された上
側及び下側の画素領域、６２及び６３は上側及び下側の
水平転送部、６４及び６５は上側及び下側の出力回路で
ある。この場合、本来ならば１フレーム期間中に上側の
画素領域６０、下側の画素領域６１を時間的に直列に読
み出す必要があるが、分割したことによって、時間的に
両領域を並列に読み出すことが可能となった。このた
め、単純に言えば分割数に反比例して、読み出しスピー
ドを低減することができる。
【０００６】
【発明が解決しようとする課題】フィールド蓄積モード
は、上記のように１画素の蓄積時間を１／２にできるた
めに、時間応答が良いことや１画素当たりの飽和電荷量
が大きいことなど、優れた特徴を持つ。しかしながら、
フィールド蓄積モードの素子に対して上記の領域分割を
行うと、図５（ｃ）に示したように偶数フィールド時の
先頭ＴＶラインと最終ＴＶラインの出力レベルが１／２
であるため、分割したつなぎ目に相当する画面上の位置
に不連続線が入ってしまう。したがって、領域分割を行
おうとした場合は、フィールド蓄積モードの素子を使用
することはできなかった。
は、上記のように１画素の蓄積時間を１／２にできるた
めに、時間応答が良いことや１画素当たりの飽和電荷量
が大きいことなど、優れた特徴を持つ。しかしながら、
フィールド蓄積モードの素子に対して上記の領域分割を
行うと、図５（ｃ）に示したように偶数フィールド時の
先頭ＴＶラインと最終ＴＶラインの出力レベルが１／２
であるため、分割したつなぎ目に相当する画面上の位置
に不連続線が入ってしまう。したがって、領域分割を行
おうとした場合は、フィールド蓄積モードの素子を使用
することはできなかった。
【０００７】この発明はかかる課題を解決するためにな
されたものであり、フィールド蓄積モードで動作させて
もつなぎ目に相当する画面上の位置に不連続線が入るこ
とがない信号処理装置を得ることを目的とする。
されたものであり、フィールド蓄積モードで動作させて
もつなぎ目に相当する画面上の位置に不連続線が入るこ
とがない信号処理装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明は、領域分割を
行った素子において、つなぎ目に相当するタイミングで
動作するマルチプレクサと加算器として動作するアンプ
によって、分割された画素領域の出力どうしを加算する
ようにしたものである。
行った素子において、つなぎ目に相当するタイミングで
動作するマルチプレクサと加算器として動作するアンプ
によって、分割された画素領域の出力どうしを加算する
ようにしたものである。
【０００９】またこの発明は、領域分割を行った素子に
おいて、画面輝度レベルを一定に制御する自動レベル補
正機能がある場合に、つなぎ目に相当するタイミングで
動作するマルチプレクサと加算器として動作するアンプ
によって、分割された画素領域の出力どうしを加算する
ようにしたことに加えて、各画素領域毎の出力を入力
し、その和をある時定数を持って積分する積分器を各画
素領域毎に持ち、この積分器の出力を自動レベル補正に
使うようにしたものである。
おいて、画面輝度レベルを一定に制御する自動レベル補
正機能がある場合に、つなぎ目に相当するタイミングで
動作するマルチプレクサと加算器として動作するアンプ
によって、分割された画素領域の出力どうしを加算する
ようにしたことに加えて、各画素領域毎の出力を入力
し、その和をある時定数を持って積分する積分器を各画
素領域毎に持ち、この積分器の出力を自動レベル補正に
使うようにしたものである。
【００１０】またこの発明は、領域分割を行った素子に
おいて、画面輝度レベルを一定に制御する自動レベル補
正機能がある場合に、つなぎ目に相当するタイミングで
動作するマルチプレクサと加算器として動作するアンプ
によって、分割された画素領域の出力どうしを加算する
ようにしたことに加えて、各画素領域毎の出力を入力
し、その和をある時定数を持って積分する積分器を各画
素領域共通に１つ持ち、この積分器の出力を自動レベル
補正に使うようにしたものである。
おいて、画面輝度レベルを一定に制御する自動レベル補
正機能がある場合に、つなぎ目に相当するタイミングで
動作するマルチプレクサと加算器として動作するアンプ
によって、分割された画素領域の出力どうしを加算する
ようにしたことに加えて、各画素領域毎の出力を入力
し、その和をある時定数を持って積分する積分器を各画
素領域共通に１つ持ち、この積分器の出力を自動レベル
補正に使うようにしたものである。
【００１１】
【作用】この発明におけるマルチプレクサとアンプは、
加算によって１／２レベルとなる偶数フィールド時の先
頭ＴＶラインと最終ＴＶラインを補正する。また積分器
は、分割された各画素領域の出力を加算の上、ある時定
数で積分し、この結果を用いて自動レベル補正を行う。
加算によって１／２レベルとなる偶数フィールド時の先
頭ＴＶラインと最終ＴＶラインを補正する。また積分器
は、分割された各画素領域の出力を加算の上、ある時定
数で積分し、この結果を用いて自動レベル補正を行う。
【００１２】
実施例１．図１はこの発明の実施例１を示す図であっ
て、３１は固体撮像素子、１は分割された１つの画素領
域、２は分割されたもう１つの画素領域、３は例えば差
動アンプなどの第１のアンプ、４は同じく第２のアン
プ、５は２入力１出力のマルチプレクサ、６は第１のＡ
／Ｄコンバータ、７は第２のＡ／Ｄコンバータ、８はス
キャンコンバータ、１９はＣＲＴ、３０はつなぎ目タイ
ミング信号、Ｒは抵抗である。図において、画素領域１
の出力は、第１のアンプ３を通して、第１のＡ／Ｄコン
バータ６に入力され、ディジタル変換されてスキャンコ
ンバータ８に入る。一方、もう１つの画素領域２の出力
も同様に、第２のアンプ４を通して、第２のＡ／Ｄコン
バータ７に入力され、ディジタル変換されてスキャンコ
ンバータ８に入る。ただし、第２のアンプ４の＋側入力
端子にはマルチプレクサ５を通し、第１のアンプ３の出
力か、またはゼロレベルが入力される。どちらが入力さ
れるかはつなぎ目タイミング信号３０によって制御さ
れ、つなぎ目に相当するタイミングのときのみ第１のア
ンプ３の出力が第２のアンプ４の＋側入力端子に入力さ
れ、それ以外の時はゼロレベルが入力される。これによ
って、つなぎ目に相当するタイミングのときのみ、第２
のアンプ４によって画素領域１と画素領域２の出力が加
算され、１／２レベルとなるＴＶラインの補正が可能と
なる。
て、３１は固体撮像素子、１は分割された１つの画素領
域、２は分割されたもう１つの画素領域、３は例えば差
動アンプなどの第１のアンプ、４は同じく第２のアン
プ、５は２入力１出力のマルチプレクサ、６は第１のＡ
／Ｄコンバータ、７は第２のＡ／Ｄコンバータ、８はス
キャンコンバータ、１９はＣＲＴ、３０はつなぎ目タイ
ミング信号、Ｒは抵抗である。図において、画素領域１
の出力は、第１のアンプ３を通して、第１のＡ／Ｄコン
バータ６に入力され、ディジタル変換されてスキャンコ
ンバータ８に入る。一方、もう１つの画素領域２の出力
も同様に、第２のアンプ４を通して、第２のＡ／Ｄコン
バータ７に入力され、ディジタル変換されてスキャンコ
ンバータ８に入る。ただし、第２のアンプ４の＋側入力
端子にはマルチプレクサ５を通し、第１のアンプ３の出
力か、またはゼロレベルが入力される。どちらが入力さ
れるかはつなぎ目タイミング信号３０によって制御さ
れ、つなぎ目に相当するタイミングのときのみ第１のア
ンプ３の出力が第２のアンプ４の＋側入力端子に入力さ
れ、それ以外の時はゼロレベルが入力される。これによ
って、つなぎ目に相当するタイミングのときのみ、第２
のアンプ４によって画素領域１と画素領域２の出力が加
算され、１／２レベルとなるＴＶラインの補正が可能と
なる。
【００１３】スキャンコンバータ８は、第１のＡ／Ｄコ
ンバータ６と第２のＡ／Ｄコンバータ７の出力を受け
て、ＣＲＴ１９に表示するためのフォーマットに変換す
る作用を持つ。図４は、スキャンコンバータ８の動作を
示す１例である。図４（ａ）はスキャンコンバータ８の
入出力を示すブロック図、（ｂ）は分割された画素領域
の出力の画素ラインの位置を示す図、（ｃ）は画素ライ
ンの出力のタイミングを示す図である。また、７１は第
１のＡ／Ｄコンバータ６の出力、７２は第２のＡ／Ｄコ
ンバータ７の出力、７３はスキャンコンバータ８の出
力、７４は画素領域１の先頭の画素ライン、７５は画素
領域１の２番目の画素ライン、７６は画素領域１最終の
画素ライン、７７は画素領域２の先頭の画素ライン、７
８は画素領域２の２番目の画素ライン、７９は画素領域
２の最終の画素ラインである。
ンバータ６と第２のＡ／Ｄコンバータ７の出力を受け
て、ＣＲＴ１９に表示するためのフォーマットに変換す
る作用を持つ。図４は、スキャンコンバータ８の動作を
示す１例である。図４（ａ）はスキャンコンバータ８の
入出力を示すブロック図、（ｂ）は分割された画素領域
の出力の画素ラインの位置を示す図、（ｃ）は画素ライ
ンの出力のタイミングを示す図である。また、７１は第
１のＡ／Ｄコンバータ６の出力、７２は第２のＡ／Ｄコ
ンバータ７の出力、７３はスキャンコンバータ８の出
力、７４は画素領域１の先頭の画素ライン、７５は画素
領域１の２番目の画素ライン、７６は画素領域１最終の
画素ライン、７７は画素領域２の先頭の画素ライン、７
８は画素領域２の２番目の画素ライン、７９は画素領域
２の最終の画素ラインである。
【００１４】第１のＡ／Ｄコンバータ６の出力７１と第
２のＡ／Ｄコンバータ７の出力７２のタイミングチャー
トは、図５（ｃ）に示すように画素領域１及び画素領域
２の先頭から順番に並列に出力される。スキャンコンバ
ータ８はモニタＴＶの走査の順番に合わせて上記２つの
入力、すなわち第１のＡ／Ｄコンバータ６の出力７１と
第２のＡ／Ｄコンバータ７の出力７２を並び替えて出力
する。なお、図５は簡単のためにフィールド蓄積モード
でない場合を例にしたが、フィールド蓄積モードでも同
様であることはいうまでもない。
２のＡ／Ｄコンバータ７の出力７２のタイミングチャー
トは、図５（ｃ）に示すように画素領域１及び画素領域
２の先頭から順番に並列に出力される。スキャンコンバ
ータ８はモニタＴＶの走査の順番に合わせて上記２つの
入力、すなわち第１のＡ／Ｄコンバータ６の出力７１と
第２のＡ／Ｄコンバータ７の出力７２を並び替えて出力
する。なお、図５は簡単のためにフィールド蓄積モード
でない場合を例にしたが、フィールド蓄積モードでも同
様であることはいうまでもない。
【００１５】実施例２．図２はこの発明による実施例２
を示す図であって、９は第１の加算器、１０は第２の加
算器、１１は第１の積分器、１２は第１の加算抵抗、１
３は第２の加算抵抗、１４は第１の積分用容量、１５は
第１の基準レベル、２１は第２の積分器、２２は第３の
加算抵抗、２３は第４の加算抵抗、２４は第２の積分用
容量、２５は第２の基準レベルである。図において、第
２のアンプ４とマルチプレクサ５によって、１／２レベ
ルとなるつなぎ目に相当するＴＶラインの補正を行う点
は図１と同様である。
を示す図であって、９は第１の加算器、１０は第２の加
算器、１１は第１の積分器、１２は第１の加算抵抗、１
３は第２の加算抵抗、１４は第１の積分用容量、１５は
第１の基準レベル、２１は第２の積分器、２２は第３の
加算抵抗、２３は第４の加算抵抗、２４は第２の積分用
容量、２５は第２の基準レベルである。図において、第
２のアンプ４とマルチプレクサ５によって、１／２レベ
ルとなるつなぎ目に相当するＴＶラインの補正を行う点
は図１と同様である。
【００１６】本発明は、図１に示す発明に、撮像目標の
背景輝度が大きくなったとき、または小さくなったと
き、画面上の輝度が高くなり過ぎたり、または低くなり
過ぎたりして、見にくい画面になることを防ぐために設
けられる自動レベル補正機能を付加したものである。
背景輝度が大きくなったとき、または小さくなったと
き、画面上の輝度が高くなり過ぎたり、または低くなり
過ぎたりして、見にくい画面になることを防ぐために設
けられる自動レベル補正機能を付加したものである。
【００１７】図において、第１の加算器９の出力と第２
の加算器１０の出力は、第１の積分器１１によって積分
され、その結果は前記第１の加算器９に入力されフィー
ドバックされる。このときの積分定数は、第１の加算抵
抗１２と第２の加算抵抗１３と第１の積分用容量１４の
値で決まる。一般的に、積分器の整定時間は、画面輝度
変化が不自然にならないように決定される。一方、分割
されたもう１つの画素領域については、第１の加算器９
の出力と第２の加算器１０の出力が同様に第２の積分器
２１によって積分され、その結果は前記第２の加算器１
０に入力されフィードバックされる。このときの積分定
数は、第３の加算抵抗２２と第４の加算抵抗２３と第２
の積分用容量２４の値で決まる。
の加算器１０の出力は、第１の積分器１１によって積分
され、その結果は前記第１の加算器９に入力されフィー
ドバックされる。このときの積分定数は、第１の加算抵
抗１２と第２の加算抵抗１３と第１の積分用容量１４の
値で決まる。一般的に、積分器の整定時間は、画面輝度
変化が不自然にならないように決定される。一方、分割
されたもう１つの画素領域については、第１の加算器９
の出力と第２の加算器１０の出力が同様に第２の積分器
２１によって積分され、その結果は前記第２の加算器１
０に入力されフィードバックされる。このときの積分定
数は、第３の加算抵抗２２と第４の加算抵抗２３と第２
の積分用容量２４の値で決まる。
【００１８】このような回路構成においては、第１の加
算器９の出力レベルは第１の基準レベル１５と、また第
２の加算器１０の出力レベルの和は第２の基準レベル２
５とそれぞれ一致するように動作する。第１の基準レベ
ル１５と第２の基準レベル２５とを一致させておけば、
分割された２つの画面の輝度の平均値を予め設定された
基準レベルになるように時定数をもって制御することが
できる。
算器９の出力レベルは第１の基準レベル１５と、また第
２の加算器１０の出力レベルの和は第２の基準レベル２
５とそれぞれ一致するように動作する。第１の基準レベ
ル１５と第２の基準レベル２５とを一致させておけば、
分割された２つの画面の輝度の平均値を予め設定された
基準レベルになるように時定数をもって制御することが
できる。
【００１９】実施例３．図３はこの発明による実施例３
を示す図である。図において、第１の加算器９の出力と
第２の加算器１０の出力が、第１の積分器１１によって
積分され、その結果を前記第１の加算器９に入力しフィ
ードバックすることは実施例２と同様である。分割され
たもう１つの画素領域については、前記第１の積分器１
１を共用し、この出力を前記第２の加算器１０に入力し
てフィードバックすることによって、実施例２と同様の
作用を行うようにしたものである。
を示す図である。図において、第１の加算器９の出力と
第２の加算器１０の出力が、第１の積分器１１によって
積分され、その結果を前記第１の加算器９に入力しフィ
ードバックすることは実施例２と同様である。分割され
たもう１つの画素領域については、前記第１の積分器１
１を共用し、この出力を前記第２の加算器１０に入力し
てフィードバックすることによって、実施例２と同様の
作用を行うようにしたものである。
【００２０】なお、実施例１，２，３では、加算器９，
１０、積分器１１，２１をアナログ回路にて実施する方
式を記したが、第１、第２のアンプ３，４の出力端にＡ
／Ｄ変換器を設け、加算器９，１０、積分器１１，２１
をディジタル回路で構成しても実現できることは言うま
でもない。
１０、積分器１１，２１をアナログ回路にて実施する方
式を記したが、第１、第２のアンプ３，４の出力端にＡ
／Ｄ変換器を設け、加算器９，１０、積分器１１，２１
をディジタル回路で構成しても実現できることは言うま
でもない。
【００２１】また、上記実施例１，２，３ではＣＲＴを
表示器として用いているが、液晶表示器などの表示器を
用いても良い。
表示器として用いているが、液晶表示器などの表示器を
用いても良い。
【００２２】
【発明の効果】以上のように、この発明によれば、領域
分割を行った固体撮像素子において、フィールド蓄積モ
ードで動作させても、つなぎ目に相当するタイミングで
領域毎の出力を合成するので、つなぎ目に相当する画面
上の位置に不連続線が入ることがない。
分割を行った固体撮像素子において、フィールド蓄積モ
ードで動作させても、つなぎ目に相当するタイミングで
領域毎の出力を合成するので、つなぎ目に相当する画面
上の位置に不連続線が入ることがない。
【００２３】また、この発明によれば、分割された画面
の輝度の平均値が一定になるように、画面輝度レベルを
自動的に制御することができる。
の輝度の平均値が一定になるように、画面輝度レベルを
自動的に制御することができる。
【図１】この発明の実施例１の構成を示す図である。
【図２】この発明の実施例２の構成を示す図である。
【図３】この発明の実施例３の構成を示す図である。
【図４】スキャンコンバータの動作の１例を示す図であ
る。
る。
【図５】フィールド蓄積モードの動作を説明する図であ
る。
る。
【図６】画素領域を２つに分割した場合の２次元固体撮
像素子の構成の１例を示す図である。
像素子の構成の１例を示す図である。
１ 分割された１つの画素領域 ２ 分割されたもう１つの画素領域 ３ 第１のアンプ ４ 第２のアンプ ５ ２入力１出力のマルチプレクサ ６ 第１のＡ／Ｄコンバータ ７ 第２のＡ／Ｄコンバータ ９ 第１の加算器 １０ 第２の加算器 １１ 第１の積分器 ２１ 第２の積分器 ３０ つなぎ目タイミング信号
Claims (4)
- 【請求項１】 フィールド蓄積モードの固体撮像素子を
走査方向に２個つなぎ合わせた構造の２次元固体撮像素
子用信号処理装置において、前記２個の固体撮像素子の
うちの一方の出力端に接続される第１のアンプと、予め
設定されたタイミングで与えられる信号によって前記第
１のアンプの出力か予め設定されたレベルかのどちらか
を出力とする２入力１出力のマルチプレクサと、前記２
個の固体撮像素子のうちのもう一方の素子の出力端に接
続され、前記マルチプレクサの出力を合成する第２のア
ンプと、前記第１のアンプの出力と、前記第２のアンプ
の出力とを表示器に表示するためのフォーマットに変換
するスキャンコンバータとを備えたことを特徴とする固
体撮像素子用信号処理装置。 - 【請求項２】 フィールド蓄積モードの固体撮像素子を
走査方向に２個つなぎ合わせた構造の２次元固体撮像素
子用で、自動レベル補正機能を併せ持つ信号処理装置に
おいて、前記２個の固体撮像素子のうちの一方の出力端
に接続される第１のアンプと、予め設定されたタイミン
グで与えられる信号によって前記第１のアンプの出力か
予め設定されたレベルかのどちらかを出力とする２入力
１出力のマルチプレクサと、前記２個の固体撮像素子の
うちのもう一方の素子の出力端に接続され、前記マルチ
プレクサの出力を合成する第２のアンプと、上記第１の
アンプの出力端に接続された第１の加算器と、上記第２
のアンプの出力端に接続された第２の加算器と、予め設
定された時定数を持ち、前記第１及び第２の加算器の出
力を入力とする第１の積分器と、同じく第１及び第２の
加算器の出力を入力とする第２の積分器と、前記第１の
加算器の出力と、前記第２の加算器の出力とを表示器に
表示するためのフォーマットに変換するスキャンコンバ
ータとを備えたことを特徴とする固体撮像素子用信号処
理装置。 - 【請求項３】 フィールド蓄積モードの固体撮像素子を
走査方向に２個つなぎ合わせた構造の２次元固体撮像素
子用で、自動レベル補正機能を併せ持つ信号処理装置に
おいて、前記２個の固体撮像素子のうちの一方の出力端
に接続される第１のアンプと、予め設定されたタイミン
グで与えられる信号によって前記第１のアンプの出力か
予め設定されたレベルかのどちらかを出力とする２入力
１出力のマルチプレクサと、前記２個の固体撮像素子の
うちのもう一方の素子の出力端に接続され、前記マルチ
プレクサの出力を合成する第２のアンプと、前記第１の
アンプの出力端に接続された第１の加算器と、前記第２
のアンプの出力端に接続された第２の加算器と、予め設
定された時定数を持ち、前記第１及び第２の加算器の出
力を入力とする第１の積分器と、前記第１の加算器の出
力と、前記第２の加算器の出力とを表示器に表示するた
めのフォーマットに変換するスキャンコンバータとを備
えたことを特徴とする固体撮像素子用信号処理装置。 - 【請求項４】 上記第１のアンプとスキャンコンバータ
との間、上記第２のアンプとスキャンコンバータとの間
にそれぞれＡ／Ｄコンバータを設けたことを特徴とする
請求項１，２，３いずれか記載の固体撮像素子用信号処
理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5216128A JP2953265B2 (ja) | 1992-09-29 | 1993-08-31 | 固体撮像素子用信号処理装置 |
| US08/125,588 US5483281A (en) | 1992-09-29 | 1993-09-23 | Signal processing device for a two-dimensional solid-state imaging element |
| FR9311619A FR2696610B1 (fr) | 1992-09-29 | 1993-09-29 | Dispositif de traitement de signaux pour un élément de formation d'images à l'état solide. |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-259604 | 1992-09-29 | ||
| JP25960492 | 1992-09-29 | ||
| JP5216128A JP2953265B2 (ja) | 1992-09-29 | 1993-08-31 | 固体撮像素子用信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169434A true JPH06169434A (ja) | 1994-06-14 |
| JP2953265B2 JP2953265B2 (ja) | 1999-09-27 |
Family
ID=26521248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5216128A Expired - Lifetime JP2953265B2 (ja) | 1992-09-29 | 1993-08-31 | 固体撮像素子用信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2953265B2 (ja) |
| FR (1) | FR2696610B1 (ja) |
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|---|---|---|---|---|
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2606242B1 (fr) * | 1986-10-31 | 1989-02-24 | Thomson Csf | Circuit melangeur video, utilisable pour l'imagerie haute resolution avec des cameras a capteurs matriciels solides |
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| JPH0287784A (ja) * | 1988-09-26 | 1990-03-28 | Canon Inc | 原稿読取装置 |
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| JPH03129978A (ja) * | 1989-10-16 | 1991-06-03 | Sony Corp | 固体撮像装置 |
-
1993
- 1993-08-31 JP JP5216128A patent/JP2953265B2/ja not_active Expired - Lifetime
- 1993-09-23 US US08/125,588 patent/US5483281A/en not_active Expired - Lifetime
- 1993-09-29 FR FR9311619A patent/FR2696610B1/fr not_active Expired - Fee Related
Also Published As
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| FR2696610B1 (fr) | 1995-04-28 |
| US5483281A (en) | 1996-01-09 |
| JP2953265B2 (ja) | 1999-09-27 |
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