JPH099148A - 固体撮像素子用信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 フィールド蓄積モードで動作する固体撮像素
子を垂直方向に２個つなぎ合わせた構造を採用して高フ
レームレートの固体撮像素子を実現する信号処理装置を
得る。 【構成】 分割された各素領域の出力をデジタル化した
後に、デジタル加算器５にて加算するようにしておき、
つなぎ目タイミング信号２０にて指定されたタイミング
のときにのみこの加算データを使用する。これによっ
て、つなぎ目に相当するタイミングのときのみ、画素領
域１と画素領域２の出力が加算され、１／２レベルとな
るＴＶラインの補正が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、固体撮像素子のフレ
ームレートの高周波数化を容易にする信号処理装置に関
するものである。

【０００２】

【従来の技術】図５は、従来の固体撮像素子の動作を示
す１例であって、５０は画素列、５１は奇数フィールド
の先頭ＴＶラインに相当する画素出力、５２は奇数フィ
ールドの最終ＴＶラインに相当する画素出力、５３は偶
数フィールドの先頭ＴＶラインに相当する画素出力、５
４は偶数フィールドの最終ＴＶラインに相当する画素出
力である。この図のように素子の１画素を１ＴＶライン
に割り当てるのではなく、２画素の出力の和をフィール
ド毎に組み合わせを交互に変えながらＴＶラインに割り
当てる方式をフィールド蓄積モードと言う。フィールド
蓄積モードでは、画素の組み合わせ方向（図では垂直方
向）の分解能が多少劣化するが、同じ感度を得るために
必要な蓄積時間が１／２にでき時間応答性が良いこと
と、画素面積で決まる飽和電荷量が２倍にすることがで
きるなど優れた特長を持つため、広く用いられている動
作方式である。

【０００３】一方、フレームレートを高くする場合、素
子内での信号の読み出しスピードの高速化が技術上の障
壁となってきている。例えば市販のＳ−ＶＨＳ相当の素
子だと、画素数は約３０万画素であり、この読み出しス
ピードが約１０ＭＨｚであったのに対して、ハイビジョ
ン用２００万画素の素子の場合、読み出しスピードが７
０ＭＨｚ以上となり、現在のＣＣＤ転送技術では、スピ
ード的にかなり難しいレベルであるといえる。そこで現
在では、１素子を複数個の画素領域に分割し、出力端子
も複数個設けて、１フレーム期間中に分割された複数個
の領域の信号の読み出しを平行して同時に行ってしまう
という方法が考えられている。

【０００４】図６は、素子を垂直方向に２分割した場合
の例である。図において、６０及び６１は分割された上
側及び下側の画素領域、６２及び６３は上側及び下側の
水平転送部、６４及び６５は上側及び下側の出力回路で
ある。この場合、本来ならば１フレーム期間中に上側の
画素領域６０、下側の画素領域６１を時間的に直列に読
み出す必要があるが、分割したことによって、時間的に
両領域を並列に読み出すことが可能となった。このた
め、単純に言えば分割数に反比例して、読み出しスピー
ドを低減することができる。

【０００５】

【発明が解決しようとする課題】フィールド蓄積モード
は、上記のように１画素の蓄積時間を１／２にできるた
めに、時間応答が良いことや１画素当たりの飽和電荷量
が大きいことなど、優れた特徴を持つ。しかしながら、
フィールド蓄積モードの素子に対して上記の領域分割を
行うと、図５（ｃ）に示したように偶数フィールド時の
先頭ＴＶラインと最終ＴＶラインの出力レベルが１／２
であるため、分割したつなぎ目に相当する画面上の位置
に不連続線が入ってしまう。したがって、領域分割を行
おうとした場合は、フィールド蓄積モードの素子を使用
することはできなかった。

【０００６】

【課題を解決するための手段】この発明は、領域分割を
行った素子において、デジタル加算器と、つなぎ目に相
当するタイミングで動作するデジタルスイッチによっ
て、分割された画素領域の出力どうしをデジタル的に加
算するようにしたものである。

【０００７】またこの発明は、領域分割を行った素子
で、なおかつ画面輝度レベルを一定に制御する自動レベ
ル補正機能がある場合に、素子出力のみならず自動レベ
ル補正に使う積分器の出力を別のＡ／Ｄコンバータによ
ってデジタル化し、つなぎ目に相当するタイミングで動
作するデジタルスイッチによって、そのデジタル化され
た出力と分割された画素領域の出力とをデジタル加算器
にて加算するようにしたものである。

【０００８】またこの発明は、領域分割を行った素子
で、なおかつ画面輝度レベルを一定に制御する自動レベ
ル補正機能がある場合に、前記と同様に自動レベル補正
に使う積分器の出力をＡ／Ｄコンバータによってデジタ
ル化する際に、アナログスイッチとラッチ回路を追加し
て、素子出力用のＡ／Ｄコンバータにて素子出力の非有
効期間にデジタル化し、つなぎ目に相当するタイミング
で動作するデジタルスイッチによって、そのデジタル化
された積分器の出力と分割された画素領域の出力とをデ
ジタル加算器にて加算するようにしたものである。

【０００９】

【作用】この発明におけるデジタルスイッチと加算器
は、分割された各画素領域のつなぎ目に相当するタイミ
ングでデジタル的な加算によって、１／２レベルとなる
偶数フィールド時の先頭ＴＶラインと最終ＴＶラインを
補正する。

【００１０】また、積分器は分割された各画素領域の出
力を加算の上、ある時定数で積分し、この結果を用いて
自動レベル補正を行う。

【００１１】また、アナログスイッチとラッチ回路は、
積分器の出力を素子出力用のＡ／Ｄコンバータを使って
時分割にデジタル化するための切り換え動作を行う。

【００１２】

【実施例】

実施例１．図１はこの発明の実施例１を示す図であっ
て、１は分割された１つの画素領域、２は分割されたも
う１つの画素領域、３は第１のＡ／Ｄコンバータ、４は
第２のＡ／Ｄコンバータ、５はデジタル加算器、６は２
入力１出力のデジタルスイッチ、７はスキャンコンバー
タ、２０はつなぎ目タイミング信号である。

【００１３】画素領域１の出力は、第１のＡ／Ｄコンバ
ータ３により、またもう１つの画素領域２の出力も同様
に、第２のＡ／Ｄコンバータ４によりデジタル変換され
てそれぞれデジタル加算器５に入力される。一方、デジ
タルスイッチ６は、つなぎ目タイミング信号２０によっ
て、加算器５の出力か第１のＡ／Ｄコンバータ３の出力
かを選択する。すなわち、つなぎ目に相当するタイミン
グのとき加算器５の出力を、それ以外のとき第１のＡ／
Ｄコンバータ３の出力を選択する。これによってデジタ
ルスイッチ６の出力は、つなぎ目に相当するタイミング
のときは画素領域１の出力と画素領域２の出力の和、ま
たそれ以外のタイミングでは画素領域１の出力となる。
最後にデジタルスイッチ６の出力と第２のＡ／Ｄコンバ
ータ４の出力はスキャンコンバータ７に入る。

【００１４】スキャンコンバータ７は、デジタルスイッ
チ６と第２のＡ／Ｄコンバータ４の出力を受けて、モニ
タＴＶに表示するためのフォーマットに変換する作用を
持つ。図２はスキャンコンバータ７の動作を示す１例で
ある。７１はデジタルスイッチ６の出力、７２は第２の
Ａ／Ｄコンバータ４の出力、７３はスキャンコンバータ
７の出力、７４は画素領域１の先頭の画素ライン、７５
は画素領域１の２番目の、画素ライン７６は画素領域１
の最終の画素ライン、７７は画素領域２の先頭の画素ラ
イン、７８は画素領域２の２番目の画素ライン、７９は
画素領域２の最終の画素ラインである。

【００１５】デジタルスイッチ６の出力７１と第２のＡ
／Ｄコンバータ４の出力７２のタイミングチャートは、
図２（Ｃ）に示すように画素領域１及び画素領域２の先
頭から順番に並列に出力される。スキャンコンバータ７
はモニタＴＶの走査の順番に合わせて上記２つの入力、
すなわちデジタルスイッチ６の出力７１と第２のＡ／Ｄ
コンバータ４の出力７２を並び替えて出力する。なお、
図２は簡単のためにフィールド蓄積モードでない場合を
例にしたが、フィールド蓄積モードでも同様であること
はいうまでもない。

【００１６】実施例２．図３はこの発明による実施例２
を示す図であって、８は第１のアナログ加算器、９は第
２のアナログ加算器、１０は積分器、１１は第３のＡ／
Ｄコンバータ、１２は第１の加算抵抗、１３は第２の加
算抵抗、１４は積分用容量、１５は基準レベルである。

【００１７】本発明は、図１に示す発明に、撮像目標の
背景輝度が大きくなったとき、または小さくなったと
き、画面上の輝度が高くなり過ぎたり、または低くなり
過ぎたりして、見にくい画面になることを防ぐために設
けられる自動レベル補正機能を付加したものである。

【００１８】図において、第１のアナログ加算器８の出
力は、積分器１０によって積分され、その結果は前記第
１のアナログ加算器８に入力されフィードバックされ
る。このときの積分定数は、第１の加算抵抗１２と積分
用容量１４の積で決まる。この定数は、用途にもよるが
数フレーム期間以上あることが一般的である。

【００１９】一方、分割されたもう１つの画素領域２に
ついては、第２のアナログ加算器９の出力が同様に積分
器１０によって積分され、その結果は前記第２のアナロ
グ加算器９に入力されフィードバックされる。このとき
の積分定数は、第２の加算抵抗１３と積分用容量１４の
積で決まる。図において、デジタル加算器５とデジタル
スイッチ６によって、１／２レベルとなるつなぎ目に相
当するＴＶラインの補正を行う点は図１と同様である。

【００２０】このような回路構成においては、第１のア
ナログ加算器８の出力レベルと第２のアナログ加算器９
の出力レベルの和が基準レベル１５と一致するように動
作する。結果的には、分割された２つの画面の輝度の平
均値がある設定値になるように時定数を持って制御され
ることになる。以後の動作を説明するために、画素領域
１及び画素領域２の出力をそれぞれＶ１，Ｖ２、または
積分器１０の出力をＶ３とする。このとき、第１のＡ／
Ｄコンバータ３、第２のＡ／Ｄコンバータ４及び第３の
Ａ／Ｄコンバータ１１の入力はそれぞれＶ１−Ｖ３、Ｖ
２−Ｖ３、Ｖ３となる。また、つなぎ目に相当するタイ
ミングでは、画素領域１及び画素領域２の出力は通常の
場合の１／２のレベルとなるが、積分器１０の出力は急
激に変化するわけではなく、Ｖ３のままである。したが
って、第１のＡ／Ｄコンバータ３、第２のＡ／Ｄコンバ
ータ４の入力はそれぞれＶ１／２−Ｖ３、Ｖ２／２−Ｖ
３となる。以上のことより、通常はデジタルスイッチ６
の出力は第１のＡ／Ｄコンバータ３の出力と等しくＶ１
−Ｖ３、またつなぎ目に相当するタイミングではデジタ
ル加算器５の出力となり、下記のように求まる。 （Ｖ１／２−Ｖ３）＋（Ｖ２／２−Ｖ３）＋Ｖ３＝Ｖ１
／２＋Ｖ２／２−Ｖ３

【００２１】つまり、つなぎ目に相当するタイミングの
ときは、画素領域１の出力と画素領域２の出力の和が得
られ、なおかつ、通常のときと同様にレベル補正された
画素出力となる。

【００２２】実施例３．図４はこの発明における実施例
３を示す図であって、１６はアナログスイッチ、１７は
ラッチ回路、２１は取込みタイミング信号である。

【００２３】本発明は、図３に示す実施例２に対して、
アナログスイッチとラッチ回路を付加することによっ
て、逆に一般的に高価なＡ／Ｄコンバータの使用数を削
減できるようにしたものである。

【００２４】前述したように、積分器１０の出力は画素
出力に比較して急激に変化するわけではないので、例え
ば素子出力の非有効期間を利用して定期的にデータを取
込むことで実質的に十分である。このことを利用して、
第１のＡ／Ｄコンバータ３の前段に第１のアナログ加算
器８と積分器１０の出力の選択をするアナログスイッチ
１６を設け、取込みタイミング信号２１にて、例えば素
子出力の非有効期間にアナログスイッチ１６を積分器１
０の出力の方に選択する。同時に、第１のＡ／Ｄコンバ
ータ３の後段にラッチ回路を設け、上記の取込みタイミ
ング信号２１にて、デジタル化された積分器１０の出力
を一時格納し、つなぎ目に相当するタイミングでの加算
に使用する。このように、第１のＡ／Ｄコンバータ３を
時分割で使用することで、前記の実施例で必要だった第
３のＡ／Ｄコンバータを不要とすることができる。

【００２５】

【発明の効果】以上のように、この発明によれば、領域
分割を行った固体撮像素子において、フィールド蓄積モ
ードで動作させても、つなぎ目に相当するタイミングで
領域毎の出力を加算するので、つなぎ目に相当する画面
上の位置に不連続線が入ることがない。

【００２６】また、この発明によれば、分割された画面
の輝度の平均値が一定になるように、画面輝度レベルを
自動的に制御することができる。

【図面の簡単な説明】

【図１】この発明の実施例１の構成を示す図である。

【図２】スキャンコンバータの動作の一例を示す図であ
る。

【図３】この発明の実施例２の構成を示す図である。

【図４】この発明の実施例３の構成を示す図である。

【図５】従来のフィールド蓄積モードの動作を説明する
図である。

【図６】画素領域を２つに分割した場合の従来の２次元
固体撮像素子の構成例を示す図である。

【符号の説明】

１ 画素領域 ２ 画素領域 ３ 第１のＡ／Ｄコンバータ ４ 第２のＡ／Ｄコンバータ ５ デジタル加算器 ６ デジタルスイッチ ７ スキャンコンバータ ８ 第１のアナログ加算器 ９ 第２のアナログ加算器 １０ 積分器 １１ 第３のＡ／Ｄコンバータ １６ アナログスイッチ １７ ラッチ回路 ２０ つなぎ目タイミング信号 ２１ 取込みタイミング信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フィールド蓄積モードの固体撮像素子を
   垂直方向に２個つなぎ合わせた構造の２次元固体撮像素
   子用信号処理装置において、前記２個の固体撮像素子の
   うちの一方の出力端に接続される第１のＡ／Ｄコンバー
   タと、前記２個の固体撮像素子のうちのもう一方の素子
   の出力端に接続される第２のＡ／Ｄコンバータと、前記
   第１のＡ／Ｄコンバータと前記第２のＡ／Ｄコンバータ
   との出力を加算するデジタル加算器と、あるタイミング
   で与えられる信号によって前記デジタル加算器の出力か
   前記第１のＡ／Ｄコンバータの出力かのどちらかを出力
   とする２入力１出力のデジタルスイッチと、前記デジタ
   ルスイッチの出力と前記第２のＡ／Ｄコンバータとの出
   力を入力としてモニタＴＶに表示するためのフォーマッ
   トに変換するスキャンコンバータを備えたことを特徴と
   する固体撮像素子用信号処理装置。
2. 【請求項２】 フィールド蓄積モードの固体撮像素子を
   垂直方向に２個つなぎ合わせた構造の２次元固体撮像素
   子用で、自動レベル補正機能を併せ持つ信号処理装置に
   おいて、前記２個の固体撮像素子のうちの一方の出力端
   に接続される第１のアナログ加算器と、前記２個の固体
   撮像素子のうちのもう一方の素子の出力端に接続される
   第２のアナログ加算器と、ある時定数を持ち前記第１及
   び第２の加算器の出力を入力とする積分器と、前記第１
   の加算器の出力端に接続される第１のＡ／Ｄコンバータ
   と、前記第２の加算器の出力端に接続される第２のＡ／
   Ｄコンバータと、前記積分器の出力端に接続される第３
   のＡ／Ｄコンバータと、前記第１、第２及び第３のＡ／
   Ｄコンバータの出力を加算するデジタル加算器と、ある
   タイミングで与えられる信号によって前記デジタル加算
   器の出力か前記第１のＡ／Ｄコンバータの出力かのどち
   らかを出力する２入力１出力のデジタルスイッチと、前
   記デジタルスイッチの出力と前記第２のＡ／Ｄコンバー
   タとの出力を入力としてモニタＴＶに表示するためのフ
   ォーマットに変換するスキャンコンバータを備えたこと
   を特徴とする固体撮像素子用信号処理装置。
3. 【請求項３】 フィールド蓄積モードの固体撮像素子を
   垂直方向に２個つなぎ合わせた構造の２次元固体撮像素
   子用で、自動レベル補正機能を併せ持つ信号処理装置に
   おいて、前記２個の固体撮像素子のうちの一方の出力端
   に接続される第１のアナログ加算器と、前記２個の固体
   撮像素子のうちのもう一方の素子の出力端に接続される
   第２のアナログ加算器と、ある時定数を持ち前記第１及
   び第２の加算器の出力を入力とする積分器と、前記第１
   の加算器と前記積分器の出力のうちの一方を選択するア
   ナログスイッチと、前記アナログスイッチの出力端に接
   続される第１のＡ／Ｄコンバータと、前記第２の加算器
   の出力端に接続される第２のＡ／Ｄコンバータと、前記
   第１のＡ／Ｄコンバータの出力を指示されたタイミング
   で格納するラッチ回路と、前記第１、第２のＡ／Ｄコン
   バータ及び前記ラッチ回路の出力を加算するデジタル加
   算器と、あるタイミングで与えられる信号によって前記
   デジタル加算器の出力か前記第１のＡ／Ｄコンバータの
   出力かのどちらかを出力とする２入力１出力のデジタル
   スイッチと、前記デジタルスイッチの出力と前記第２の
   Ａ／Ｄコンバータとの出力を入力としてモニタＴＶに表
   示するためのフォーマットに変換するスキャンコンバー
   タを備えたことを特徴とする固体撮像素子用信号処理装
   置。