JPH06169326A - Ｈｄｌｃフレーム受信制御方式 - Google Patents
Ｈｄｌｃフレーム受信制御方式Info
- Publication number
- JPH06169326A JPH06169326A JP30A JP78291A JPH06169326A JP H06169326 A JPH06169326 A JP H06169326A JP 30 A JP30 A JP 30A JP 78291 A JP78291 A JP 78291A JP H06169326 A JPH06169326 A JP H06169326A
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Abstract
(57)【要約】
【構成】ＨＤＬＣコントローラ３はＨＤＬＣフレームを
送受信し、プロセッサ１はＨＤＬＣコントローラ３を制
御し、メモリ２はコマンドを格納するコマンド・テーブ
ル２１、ステータスを格納するステータス・テーブル２
４、受信バッファ状態と受信バッファ・アドレスから構
成される受信バッファ・アドレス・テーブル２６、送信
データを格納する送信バッファ２２，２３、受信データ
を格納する受信バッファ２８〜３０から構成される。Ｈ
ＤＬＣコントローラ３は受信バッファをチェインするよ
う制御することにより、受信データを複数の受信バッフ
ァに分離して格納するようにしている。 【効果】受信バッファ２８〜３０をチェインすることに
より複数の受信バッファにデータを分離して格納するの
で、受信バッファ・サイズは最大受信データ・サイズ以
下に設定することができ、そのため受信バッファ・サイ
ズ以下のデータを受信したとき、従来の同じメモリ容量
の受信バッファに従来以上のデータ数を格納することが
できる。
送受信し、プロセッサ１はＨＤＬＣコントローラ３を制
御し、メモリ２はコマンドを格納するコマンド・テーブ
ル２１、ステータスを格納するステータス・テーブル２
４、受信バッファ状態と受信バッファ・アドレスから構
成される受信バッファ・アドレス・テーブル２６、送信
データを格納する送信バッファ２２，２３、受信データ
を格納する受信バッファ２８〜３０から構成される。Ｈ
ＤＬＣコントローラ３は受信バッファをチェインするよ
う制御することにより、受信データを複数の受信バッフ
ァに分離して格納するようにしている。 【効果】受信バッファ２８〜３０をチェインすることに
より複数の受信バッファにデータを分離して格納するの
で、受信バッファ・サイズは最大受信データ・サイズ以
下に設定することができ、そのため受信バッファ・サイ
ズ以下のデータを受信したとき、従来の同じメモリ容量
の受信バッファに従来以上のデータ数を格納することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、データ通信におけるＨ
ＤＬＣフレームの受信制御方式に関する。
ＤＬＣフレームの受信制御方式に関する。
【０００２】
【従来の技術】データを確実に伝送するための伝送制御
手順には、端末の性能などによってベーシック手順，Ｈ
ＤＬＣ，無手順などがある。ＨＤＬＣ（Ｈｉｇｈ−ｌｅ
ｖｅｌＤａｔｅ Ｌｉｎｋ Ｃｏｎｔｒｏｌ ｐｒｏｃ
ｅｄｕｒｅ：ハイレベルデータリンク制御手順）は、Ｏ
ＳＩ基本参照モデルのデータリンク層にあたる部分の標
準方式の１つである。このＨＤＬＣは、信頼性の高い高
速伝送が可能であり、コンピュータ同士をつなぐコンピ
ュータ・ネットワークに適した伝送制御方式である。
手順には、端末の性能などによってベーシック手順，Ｈ
ＤＬＣ，無手順などがある。ＨＤＬＣ（Ｈｉｇｈ−ｌｅ
ｖｅｌＤａｔｅ Ｌｉｎｋ Ｃｏｎｔｒｏｌ ｐｒｏｃ
ｅｄｕｒｅ：ハイレベルデータリンク制御手順）は、Ｏ
ＳＩ基本参照モデルのデータリンク層にあたる部分の標
準方式の１つである。このＨＤＬＣは、信頼性の高い高
速伝送が可能であり、コンピュータ同士をつなぐコンピ
ュータ・ネットワークに適した伝送制御方式である。
【０００３】従来用いられているＨＤＬＣフレーム制御
回路および受信フレームの模式的ブロック図を、図３に
示す。図中、１はプロセッサ、２ｂはメモリ、３はＨＤ
ＬＣコントローラである。プロセッサ１はＨＤＬＣコン
トローラ３を制御し、メモリ２ｂは送信コマンドを格納
するコマンド・テーブル２１、受信ステータスを格納す
るステータス・テーブル２４、送信データを格納する送
信バッファ２２，２３、受信データを格納する受信バッ
ファ２８，２９ｂ、および受信バッファ状態と受信バッ
ファ・アドレスを格納する受信バッファ・アドレス・テ
ーブル２６から構成される。ＨＤＬＣコントローラ３は
ＨＤＬＣフレームの送受信を行う。
回路および受信フレームの模式的ブロック図を、図３に
示す。図中、１はプロセッサ、２ｂはメモリ、３はＨＤ
ＬＣコントローラである。プロセッサ１はＨＤＬＣコン
トローラ３を制御し、メモリ２ｂは送信コマンドを格納
するコマンド・テーブル２１、受信ステータスを格納す
るステータス・テーブル２４、送信データを格納する送
信バッファ２２，２３、受信データを格納する受信バッ
ファ２８，２９ｂ、および受信バッファ状態と受信バッ
ファ・アドレスを格納する受信バッファ・アドレス・テ
ーブル２６から構成される。ＨＤＬＣコントローラ３は
ＨＤＬＣフレームの送受信を行う。
【０００４】受信フレームは、受信データ＃１（２
８）、受信データ＃２（２９ｂ）の前後に付加されるフ
ラグＦおよびフレームチェックシーケンスＦＣＳから構
成される。
８）、受信データ＃２（２９ｂ）の前後に付加されるフ
ラグＦおよびフレームチェックシーケンスＦＣＳから構
成される。
【０００５】次にその動作について説明する。まず、プ
ロセッサ１はメモリ２ｂ上の受信バッファ・アドレス・
テーブル２６に受信バッファ・アドレス２７を設定す
る。
ロセッサ１はメモリ２ｂ上の受信バッファ・アドレス・
テーブル２６に受信バッファ・アドレス２７を設定す
る。
【０００６】ＨＤＬＣコントローラ３は、データを受信
したとき、メモリ２ｂ上の受信バッファ・アドレス・テ
ーブル２６に設定されている受信バッファ・アドレス２
７で示されるメモリ２ｂ上の受信バッファ（２８，２９
ｂ）にデータを格納し、メモリ２ｂ上のステータス・テ
ーブル２４に受信データ・サイズおよび受信バッファ・
アドレスから構成される受信ステータス２５を書き込む
ことにより、プロセッサ１にデータ受信を報告する。プ
ロセッサ１は、受信ステータスを受付けたとき、メモリ
２ｂ上の受信バッファに格納されている受信データを読
出する。
したとき、メモリ２ｂ上の受信バッファ・アドレス・テ
ーブル２６に設定されている受信バッファ・アドレス２
７で示されるメモリ２ｂ上の受信バッファ（２８，２９
ｂ）にデータを格納し、メモリ２ｂ上のステータス・テ
ーブル２４に受信データ・サイズおよび受信バッファ・
アドレスから構成される受信ステータス２５を書き込む
ことにより、プロセッサ１にデータ受信を報告する。プ
ロセッサ１は、受信ステータスを受付けたとき、メモリ
２ｂ上の受信バッファに格納されている受信データを読
出する。
【０００７】プロセッサ１は、データを送信するとき、
メモリ２ｂ上の送信バッファ（２２，２３）にデータを
格納する。そして、このメモリ２ｂ上のコマンド・テー
ブル２１に送信データ・サイズ、および送信バッファ・
アドレスから構成される送信コマンド２０を書込むこと
により、ＨＤＬＣコントローラ３にデータ送信を要求す
る。このＨＤＬＣコントローラ３は、送信コマンドを受
付けたとき、メモリ２ｂ上の送信バッファに格納された
データを送信する。
メモリ２ｂ上の送信バッファ（２２，２３）にデータを
格納する。そして、このメモリ２ｂ上のコマンド・テー
ブル２１に送信データ・サイズ、および送信バッファ・
アドレスから構成される送信コマンド２０を書込むこと
により、ＨＤＬＣコントローラ３にデータ送信を要求す
る。このＨＤＬＣコントローラ３は、送信コマンドを受
付けたとき、メモリ２ｂ上の送信バッファに格納された
データを送信する。
【０００８】
【発明が解決しようとする課題】上述した従来のＨＤＬ
Ｃフレーム受信制御方式の場合、１つの受信バッファ・
サイズは最大受信データ・サイズを設定しなければなら
ないため、受信バッファとして必要とするメモリ容量が
大きくなってしまうという問題点がある。
Ｃフレーム受信制御方式の場合、１つの受信バッファ・
サイズは最大受信データ・サイズを設定しなければなら
ないため、受信バッファとして必要とするメモリ容量が
大きくなってしまうという問題点がある。
【０００９】本発明の目的は、このような問題を解決
し、システムのメモリ容量を少くすることができるＨＤ
ＬＣフレーム受信制御方式を提供することにある。
し、システムのメモリ容量を少くすることができるＨＤ
ＬＣフレーム受信制御方式を提供することにある。
【００１０】
【課題を解決するための手段】本発明の構成は、ＨＤＬ
Ｃフレームを送受信するＨＤＬＣコントローラと；この
ＨＤＬＣコントローラを制御するプロセッサと；コマン
ドを格納するコマンド・テーブル、ステータスを格納す
るステータス・テーブル、受信バッファ状態と受信バッ
ファ・アドレスから構成される受信バッファ・アドレス
・テーブル、送信データを格納する送信バッファ、受信
データを格納する受信バッファからなるメモリ部とを有
するＨＤＬＣフレーム受信制御方式において；前記ＨＤ
ＬＣコントローラは前記受信バッファをチェインするよ
う制御することにより、前記受信データを複数の受信バ
ッファに分離して格納するようにしたことを特徴とす
る。
Ｃフレームを送受信するＨＤＬＣコントローラと；この
ＨＤＬＣコントローラを制御するプロセッサと；コマン
ドを格納するコマンド・テーブル、ステータスを格納す
るステータス・テーブル、受信バッファ状態と受信バッ
ファ・アドレスから構成される受信バッファ・アドレス
・テーブル、送信データを格納する送信バッファ、受信
データを格納する受信バッファからなるメモリ部とを有
するＨＤＬＣフレーム受信制御方式において；前記ＨＤ
ＬＣコントローラは前記受信バッファをチェインするよ
う制御することにより、前記受信データを複数の受信バ
ッファに分離して格納するようにしたことを特徴とす
る。
【００１１】
【実施例】図１は本発明の一実施例を説明する模式的ブ
ロック図である。ＨＤＬＣコントローラ３と、これを制
御するプロセッサ１とは従来と同じで、メモリ２の構成
が異っている。このメモリ２は、送信コマンド２０を格
納するコマンド・テーブル２１，受信ステータス２５を
格納するステータス・テーブル２４、送信データを格納
する送信バッファ２２，２３、受信データを格納する受
信バッファ２８〜３０、および受信バッファ状態と受信
バッファ・アドレス２７を格納する受信バッファ・アド
レス・テーブル２６から構成される。
ロック図である。ＨＤＬＣコントローラ３と、これを制
御するプロセッサ１とは従来と同じで、メモリ２の構成
が異っている。このメモリ２は、送信コマンド２０を格
納するコマンド・テーブル２１，受信ステータス２５を
格納するステータス・テーブル２４、送信データを格納
する送信バッファ２２，２３、受信データを格納する受
信バッファ２８〜３０、および受信バッファ状態と受信
バッファ・アドレス２７を格納する受信バッファ・アド
レス・テーブル２６から構成される。
【００１２】受信フレームは、受信データ＃２（２９）
と受信データ＃３（３０）とがつながり、この前後にフ
ラグＦおよびフレームチェックシーケンスＦＣＳが付加
されている。
と受信データ＃３（３０）とがつながり、この前後にフ
ラグＦおよびフレームチェックシーケンスＦＣＳが付加
されている。
【００１３】次にその動作について説明する。まず、プ
ロセッサ１はメモリ２上の受信バッファ・アドレス・テ
ーブル２６に受信バッファ・アドレス２７を設定する。
ロセッサ１はメモリ２上の受信バッファ・アドレス・テ
ーブル２６に受信バッファ・アドレス２７を設定する。
【００１４】ＨＤＬＣコントローラ３は、受信バッファ
・サイズ以下のデータを受信したとき、メモリ２上の受
信バッファ・アドレス・テーブル２６に設定されている
受信バッファ・アドレス２７で示されるメモリ２上の受
信バッファ＃１（２８）にデータを格納する。
・サイズ以下のデータを受信したとき、メモリ２上の受
信バッファ・アドレス・テーブル２６に設定されている
受信バッファ・アドレス２７で示されるメモリ２上の受
信バッファ＃１（２８）にデータを格納する。
【００１５】また、ＨＤＬＣコントローラ３は受信バッ
ファ・サイズよりも大きいデータを受信したとき、まず
メモリ２上の受信バッファ・アドレス・テーブル２６に
設定されている受信バッファ・アドレス２７で示される
メモリ２上の受信バッファ＃２（２９）にデータを格納
し、さらに受信バッファ・アドレス・テーブル２６に設
定されている次の受信バッファ・アドレスで示されるメ
モリ２上の受信バッファ＃３（３０）にチェインしてデ
ータを格納する。
ファ・サイズよりも大きいデータを受信したとき、まず
メモリ２上の受信バッファ・アドレス・テーブル２６に
設定されている受信バッファ・アドレス２７で示される
メモリ２上の受信バッファ＃２（２９）にデータを格納
し、さらに受信バッファ・アドレス・テーブル２６に設
定されている次の受信バッファ・アドレスで示されるメ
モリ２上の受信バッファ＃３（３０）にチェインしてデ
ータを格納する。
【００１６】そしてＨＤＬＣコントローラ３はメモリ２
上のステータス・テーブル２４に受信データ・サイズ、
および受信バッファ・アドレスから構成される受信ステ
ータス２５を書き込むことにより、プロセッサ１にデー
タ受信を報告する。プロセッサ１は、受信ステータス２
５を受付けたとき、メモリ２上の受信バッファに格納さ
れている受信データを読出す。
上のステータス・テーブル２４に受信データ・サイズ、
および受信バッファ・アドレスから構成される受信ステ
ータス２５を書き込むことにより、プロセッサ１にデー
タ受信を報告する。プロセッサ１は、受信ステータス２
５を受付けたとき、メモリ２上の受信バッファに格納さ
れている受信データを読出す。
【００１７】プロセッサ１は、データを送信するとき、
メモリ２上の送信バッファ（２２，２３）にデータを格
納する。そしてメモリ２上のコマンド・テーブル２１に
送信データ・サイズ、および送信バッファ・アドレスか
ら構成される送信コマンド２０を書込むことにより、Ｈ
ＤＬＣコントローラ３にデータ送信を要求する。ＨＤＬ
Ｃコントローラ３は送信コマンド２０を受付けたとき、
メモリ２上の送信バッファ（２２，２３）に格納された
データを送信する。
メモリ２上の送信バッファ（２２，２３）にデータを格
納する。そしてメモリ２上のコマンド・テーブル２１に
送信データ・サイズ、および送信バッファ・アドレスか
ら構成される送信コマンド２０を書込むことにより、Ｈ
ＤＬＣコントローラ３にデータ送信を要求する。ＨＤＬ
Ｃコントローラ３は送信コマンド２０を受付けたとき、
メモリ２上の送信バッファ（２２，２３）に格納された
データを送信する。
【００１８】図２は本発明の第２の実施例を説明する模
式的ブロック図であり、第１の実施例では２つの受信バ
ッファをチェインしてデータを格納しているのに対し、
本実施例はチェインする受信バッファ数を任意に設定で
きるようになっている。
式的ブロック図であり、第１の実施例では２つの受信バ
ッファをチェインしてデータを格納しているのに対し、
本実施例はチェインする受信バッファ数を任意に設定で
きるようになっている。
【００１９】本実施例のメモリ２ａは、図１に対して受
信データを格納する受信バッファ２８ａ〜３０ａのチェ
イン方法が相違している。
信データを格納する受信バッファ２８ａ〜３０ａのチェ
イン方法が相違している。
【００２０】本実施例では、受信フレームに３個の受信
データ＃１（２８），＃２（２９）および＃３（３０）
がつながり、この一連のデータの前後にフラグＦ，フレ
ームチェックシーケンスＦＣＳが付加されている。
データ＃１（２８），＃２（２９）および＃３（３０）
がつながり、この一連のデータの前後にフラグＦ，フレ
ームチェックシーケンスＦＣＳが付加されている。
【００２１】まず、プロセッサ１はＨＤＬＣコントロー
ラ３に対してチェインすべき受信バッファ数を設定す
る。そしてプロセッサ１はメモリ２上の受信バッファ・
アドレス・テーブル２６に受信バッファ・アドレス２７
を設定する。
ラ３に対してチェインすべき受信バッファ数を設定す
る。そしてプロセッサ１はメモリ２上の受信バッファ・
アドレス・テーブル２６に受信バッファ・アドレス２７
を設定する。
【００２２】ＨＤＬＣコントローラ３は、受信バッファ
・サイズよりも大きいデータを受信したとき、まずメモ
リ２ａ上の受信バッファ・アドレス・テーブル２６に設
定されている受信バッファ・アドレスで示されるメモリ
２ａ上の受信バッファ＃１（２８ａ）にデータを格納
し、さらに受信バッファ・アドレス・テーブル２６に設
定されている次の受信バッファ・アドレス２７で示され
るメモリ２ａ上の受信バッファ＃２（２９ａ）、その次
の受信バッファ・アドレス２７で示されるメモリ２ａ上
の受信バッファ＃３（３０ａ）にチェインしてデータを
格納する。このようにＨＤＬＣコントローラ３は設定さ
れた受信バッファ・チェイン数まで、受信バッファをチ
ェインしてデータを格納する。
・サイズよりも大きいデータを受信したとき、まずメモ
リ２ａ上の受信バッファ・アドレス・テーブル２６に設
定されている受信バッファ・アドレスで示されるメモリ
２ａ上の受信バッファ＃１（２８ａ）にデータを格納
し、さらに受信バッファ・アドレス・テーブル２６に設
定されている次の受信バッファ・アドレス２７で示され
るメモリ２ａ上の受信バッファ＃２（２９ａ）、その次
の受信バッファ・アドレス２７で示されるメモリ２ａ上
の受信バッファ＃３（３０ａ）にチェインしてデータを
格納する。このようにＨＤＬＣコントローラ３は設定さ
れた受信バッファ・チェイン数まで、受信バッファをチ
ェインしてデータを格納する。
【００２３】そしてＨＤＬＣコントローラ３は、メモリ
２ａ上のステータス・テーブル２４に受信データ・サイ
ズ、および受信バッファ・アドレスから構成される受信
ステータス２５を書き込むことにより、プロセッサ１に
データ受信を報告する。
２ａ上のステータス・テーブル２４に受信データ・サイ
ズ、および受信バッファ・アドレスから構成される受信
ステータス２５を書き込むことにより、プロセッサ１に
データ受信を報告する。
【００２４】プロセッサ１はデータを送信するとき、メ
モリ２ａ上の送信バッファ（２２，２３）にデータを格
納する。そして、メモリ２ａ上のコマンド・テーブル２
１に送信データ・サイズ、および送信バッファ・アドレ
スから構成される送信コマンド２０を書込むことによ
り、ＨＤＬＣコントローラ３にデータ送信を要求する。
このＨＤＬＣコントローラ３は送信コマンドを受け付け
たとき、メモリ２ａ上の送信バッファに格納されたデー
タを送信する。
モリ２ａ上の送信バッファ（２２，２３）にデータを格
納する。そして、メモリ２ａ上のコマンド・テーブル２
１に送信データ・サイズ、および送信バッファ・アドレ
スから構成される送信コマンド２０を書込むことによ
り、ＨＤＬＣコントローラ３にデータ送信を要求する。
このＨＤＬＣコントローラ３は送信コマンドを受け付け
たとき、メモリ２ａ上の送信バッファに格納されたデー
タを送信する。
【００２５】
【発明の効果】以上説明したように本発明は、受信バッ
ファをチェインすることにより複数の受信バッファにデ
ータを分離して格納するので、受信バッファ・サイズは
最大受信データ・サイズ以下に設定することができ、そ
のため受信バッファ・サイズ以下のデータを受信したと
き、従来と同じメモリ容量の受信バッファに従来以上の
データ数を格納することができるという効果がある。例
えば、受信バッファ・サイズを最大受信データ・サイズ
の２分の１に設定したとき、格納できる受信バッファ・
サイズ以下のデータ数を２倍にすることができる。
ファをチェインすることにより複数の受信バッファにデ
ータを分離して格納するので、受信バッファ・サイズは
最大受信データ・サイズ以下に設定することができ、そ
のため受信バッファ・サイズ以下のデータを受信したと
き、従来と同じメモリ容量の受信バッファに従来以上の
データ数を格納することができるという効果がある。例
えば、受信バッファ・サイズを最大受信データ・サイズ
の２分の１に設定したとき、格納できる受信バッファ・
サイズ以下のデータ数を２倍にすることができる。
【図１】本発明の一実施例を説明する模式的ブロック図
【図２】本発明の第２の実施例を説明する模式的ブロッ
ク図
ク図
【図３】従来例を説明する模式的ブロック図である。
【符号の説明】 １ プロセッサ ２，２ａ，２ｂ メモリ ３ ＨＤＬＣコントローラ
Claims (2)
- 【請求項１】 ＨＤＬＣフレームを送受信するＨＤＬＣ
コントローラと；このＨＤＬＣコントローラを制御する
プロセッサと；コマンドを格納するコマンド・テーブ
ル、ステータスを格納するステータス・テーブル、受信
バッファ状態と受信バッファ・アドレスから構成される
受信バッファ・アドレス・テーブル、送信データを格納
する送信バッファ、受信データを格納する受信バッファ
からなるメモリ部とを有するＨＤＬＣフレーム受信制御
方式において；前記ＨＤＬＣコントローラは前記受信バ
ッファをチェインするよう制御することにより、前記受
信データを複数の受信バッファに分離して格納するよう
にしたことを特徴とするＨＤＬＣフレーム受信制御方
式。 - 【請求項２】 チェインすべき受信バッファ数がＨＤＬ
Ｃコントローラに設定され、その設定数まで受信データ
がチェィンされる請求項１記載のＨＤＬＣフレーム受信
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30A JPH06169326A (ja) | 1991-01-09 | 1991-01-09 | Ｈｄｌｃフレーム受信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30A JPH06169326A (ja) | 1991-01-09 | 1991-01-09 | Ｈｄｌｃフレーム受信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169326A true JPH06169326A (ja) | 1994-06-14 |
Family
ID=11483271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30A Pending JPH06169326A (ja) | 1991-01-09 | 1991-01-09 | Ｈｄｌｃフレーム受信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06169326A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172461A (ja) * | 1985-01-28 | 1986-08-04 | Mitsubishi Electric Corp | 通信装置 |
| JPS62177647A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 通信制御装置におけるバツフア管理方式 |
-
1991
- 1991-01-09 JP JP30A patent/JPH06169326A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172461A (ja) * | 1985-01-28 | 1986-08-04 | Mitsubishi Electric Corp | 通信装置 |
| JPS62177647A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 通信制御装置におけるバツフア管理方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970624 |