JPH06168982A - フリップチップ実装構造 - Google Patents
フリップチップ実装構造Info
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- JPH06168982A JPH06168982A JP31993592A JP31993592A JPH06168982A JP H06168982 A JPH06168982 A JP H06168982A JP 31993592 A JP31993592 A JP 31993592A JP 31993592 A JP31993592 A JP 31993592A JP H06168982 A JPH06168982 A JP H06168982A
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】本発明はバンプおよび異方性導電膜の形成が容
易で経済性に優れたフリップチップ実装構造を提供する
ことを目的とする。 【構成】基板２１に半導体部品を実装する構造におい
て、基板の表面には電極２５が設けられ、この電極にバ
ンプ２７が形成され、このバンプの表面には異方性導電
膜２８が塗布され、且つ半導体部品には電極が設けら
れ、この電極が異方性導電膜およびバンプを介して基板
の電極に接続されていることを特徴とする。
易で経済性に優れたフリップチップ実装構造を提供する
ことを目的とする。 【構成】基板２１に半導体部品を実装する構造におい
て、基板の表面には電極２５が設けられ、この電極にバ
ンプ２７が形成され、このバンプの表面には異方性導電
膜２８が塗布され、且つ半導体部品には電極が設けら
れ、この電極が異方性導電膜およびバンプを介して基板
の電極に接続されていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体部品の電極が基板
の電極にバンプを介して接続されたフリップチップ実装
構造に関する。
の電極にバンプを介して接続されたフリップチップ実装
構造に関する。
【０００２】
【従来の技術】半導体部品を基板に実装する構造のひと
つとしてフリップチップ実装構造がある。従来のフリッ
プチップ実装構造は、図９に示すように構成されてい
る。図中１は基板、２は半導体部品の一例であるベアＩ
Ｃチップである。
つとしてフリップチップ実装構造がある。従来のフリッ
プチップ実装構造は、図９に示すように構成されてい
る。図中１は基板、２は半導体部品の一例であるベアＩ
Ｃチップである。
【０００３】基板１の表面３は実装面とされ、この表面
３には導電材料からなる複数の配線パターン４が並べて
形成されている。各配線パターン４の先端の表面には夫
々電極５が形成され、各配線パターン４の表面における
電極形成部を除いた部分はソルダーレジスト６で覆われ
ている。
３には導電材料からなる複数の配線パターン４が並べて
形成されている。各配線パターン４の先端の表面には夫
々電極５が形成され、各配線パターン４の表面における
電極形成部を除いた部分はソルダーレジスト６で覆われ
ている。
【０００４】７は異方性導電膜で、これは絶縁性樹脂８
の内部に多数の導電粒子９を混合させたものである。異
方性導電膜７は基板１の表面３においてベアＩＣチップ
２を実装する箇所に、この実装箇所における基板１の表
面３、各配線パターン４の表面、各電極５を覆って接着
されている。
の内部に多数の導電粒子９を混合させたものである。異
方性導電膜７は基板１の表面３においてベアＩＣチップ
２を実装する箇所に、この実装箇所における基板１の表
面３、各配線パターン４の表面、各電極５を覆って接着
されている。
【０００５】異方性導電膜７はベアＩＣチップ２の表面
全体と同じ大きさを有する面状のものであり、このため
テープシート状をなすものを用いている。つまり、テー
プシート状異方性導電膜７は接着面をカバー用のテープ
で覆っており、使用に際してはカバー用のテープを剥が
して異方性導電膜７の接着面を露出し、この接着面を基
板１の表面３に接着する。
全体と同じ大きさを有する面状のものであり、このため
テープシート状をなすものを用いている。つまり、テー
プシート状異方性導電膜７は接着面をカバー用のテープ
で覆っており、使用に際してはカバー用のテープを剥が
して異方性導電膜７の接着面を露出し、この接着面を基
板１の表面３に接着する。
【０００６】ベアＩＣチップ２の表面には、導電材料か
らなる複数の電極１０が基板１の電極５に対応して並べ
て形成され、各電極１０の表面には夫々バンプ１１が形
成されている。バンプ１１はＡｕ，またはＳｎーＰｂ合
金などの金属からなる。ＳｎーＰｂ合金はペースト状の
はんだを塗布し、リフロー炉にて加熱することにより形
成される。
らなる複数の電極１０が基板１の電極５に対応して並べ
て形成され、各電極１０の表面には夫々バンプ１１が形
成されている。バンプ１１はＡｕ，またはＳｎーＰｂ合
金などの金属からなる。ＳｎーＰｂ合金はペースト状の
はんだを塗布し、リフロー炉にて加熱することにより形
成される。
【０００７】ベアＩＣチップ２を実装する場合には、ベ
アＩＣチップ２を電極８が形成された面が下側となるよ
うに向きを設定して、基板１におけるベアＩＣチップ配
置箇所に接着された異方性導電膜７の上面に載置する。
アＩＣチップ２を電極８が形成された面が下側となるよ
うに向きを設定して、基板１におけるベアＩＣチップ配
置箇所に接着された異方性導電膜７の上面に載置する。
【０００８】ベアＩＣチップ２は加圧、加熱により異方
性導電膜７の樹脂８に接着されている。異方性導電膜７
の導電粒子９はベアＩＣチップ２の電極１０により押圧
されて基板１の電極５に接触している。基板１のベアＩ
Ｃチップ配置箇所、異方性導電膜７およびベアＩＣチッ
プ２の周囲は絶縁性樹脂１２により封止されている。
性導電膜７の樹脂８に接着されている。異方性導電膜７
の導電粒子９はベアＩＣチップ２の電極１０により押圧
されて基板１の電極５に接触している。基板１のベアＩ
Ｃチップ配置箇所、異方性導電膜７およびベアＩＣチッ
プ２の周囲は絶縁性樹脂１２により封止されている。
【０００９】
【発明が解決しようとする課題】従来のフリップチップ
実装構造には次に述べる問題がある。
実装構造には次に述べる問題がある。
【００１０】ベアＩＣチップ２に形成される電極１０は
ベアＩＣチップ２自体が小さいことから大変小さい（例
えば１００μm ×１００μm ）。このため、ベアＩＣチ
ップ２の電極１０にディスペンス法によりバンプ１１を
形成することは大変難しくバンプ１１の形成不良が生じ
やすい。
ベアＩＣチップ２自体が小さいことから大変小さい（例
えば１００μm ×１００μm ）。このため、ベアＩＣチ
ップ２の電極１０にディスペンス法によりバンプ１１を
形成することは大変難しくバンプ１１の形成不良が生じ
やすい。
【００１１】バンプ１１の形成不良は修正が困難であ
り、このためバンプ１１の形成不良が生じた場合にはそ
のベアＩＣチップ２を廃棄することになるので大変不経
済である。
り、このためバンプ１１の形成不良が生じた場合にはそ
のベアＩＣチップ２を廃棄することになるので大変不経
済である。
【００１２】また、テープシート状の異方性導電膜７を
基板１の表面３に設ける際に、異方性導電膜７の接着面
に貼り付けられていたテープを剥し、その後異方性導電
膜７を基板１の表面３の所定位置に位置決めして接着す
るという大変手数と時間を要する作業を行う必要があり
作業能率が悪い。この作業を自動機により自動的に行う
とすると、大変高価で大掛かりな自動機を必要とする。
基板１の表面３に設ける際に、異方性導電膜７の接着面
に貼り付けられていたテープを剥し、その後異方性導電
膜７を基板１の表面３の所定位置に位置決めして接着す
るという大変手数と時間を要する作業を行う必要があり
作業能率が悪い。この作業を自動機により自動的に行う
とすると、大変高価で大掛かりな自動機を必要とする。
【００１３】本発明は前記事情にもとづいてなされたも
ので、バンプおよび異方性導電膜の形成が容易で経済性
に優れたフリップチップ実装構造を提供することを目的
とする。
ので、バンプおよび異方性導電膜の形成が容易で経済性
に優れたフリップチップ実装構造を提供することを目的
とする。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に本発明のフリップチップ実装構造は、基板に半導体部
品を実装する構造において、前記基板の表面には電極が
設けられ、この電極にバンプが形成され、このバンプの
表面には異方性導電膜が塗布され、且つ前記半導体部品
には電極が設けられ、この電極が前記異方性導電膜およ
び前記バンプを介して前記基板の電極に接続されている
ことを特徴とする。
に本発明のフリップチップ実装構造は、基板に半導体部
品を実装する構造において、前記基板の表面には電極が
設けられ、この電極にバンプが形成され、このバンプの
表面には異方性導電膜が塗布され、且つ前記半導体部品
には電極が設けられ、この電極が前記異方性導電膜およ
び前記バンプを介して前記基板の電極に接続されている
ことを特徴とする。
【００１５】
【作用】回路基板の基板に形成される電極は、半導体部
品の実装時に半導体部品の電極との位置合せを容易にす
るために、半導体部品の電極よりも大きな寸法（例えば
２５０μm ×３００μm ）で形成されている。
品の実装時に半導体部品の電極との位置合せを容易にす
るために、半導体部品の電極よりも大きな寸法（例えば
２５０μm ×３００μm ）で形成されている。
【００１６】このため、ディスペンス法により基板の基
板の電極にバンプを形成することは、半導体部品の電極
にバンプを形成する場合に比較して大変容易である。こ
れにより基板の電極にバンプを形成する際に、電極の大
きさを理由とするバンプ形成不良の発生を阻止できる。
板の電極にバンプを形成することは、半導体部品の電極
にバンプを形成する場合に比較して大変容易である。こ
れにより基板の電極にバンプを形成する際に、電極の大
きさを理由とするバンプ形成不良の発生を阻止できる。
【００１７】また、基板の電極に形成されたバンプの表
面に異方性導電膜が塗布された構成である。すなわち、
ディスペンス法または印刷法を採用してバンプの表面に
異方性導電膜を塗布している。ディスペンス法または印
刷法は小さなバンプの表面にも異方性導電膜を精度良く
容易に塗布できる。
面に異方性導電膜が塗布された構成である。すなわち、
ディスペンス法または印刷法を採用してバンプの表面に
異方性導電膜を塗布している。ディスペンス法または印
刷法は小さなバンプの表面にも異方性導電膜を精度良く
容易に塗布できる。
【００１８】
【実施例】本発明のフリップチップ実装構造の一実施例
について図面を参照して説明する。図１はフリップチッ
プ実装構造の一実施例を示している。図中２１はセラミ
ックスなどからなる基板である。２２は半導体部品の一
例であるベアＩＣチップである。
について図面を参照して説明する。図１はフリップチッ
プ実装構造の一実施例を示している。図中２１はセラミ
ックスなどからなる基板である。２２は半導体部品の一
例であるベアＩＣチップである。
【００１９】基板２１の表面２３には、導電材料からな
る複数の配線パターン２４が並べて形成されている。各
配線パターン２４の先端の表面には夫々電極２５が形成
され、各配線パターン２４の表面における電極形成部を
除いた部分はソルダーレジスト２６で覆われている。
る複数の配線パターン２４が並べて形成されている。各
配線パターン２４の先端の表面には夫々電極２５が形成
され、各配線パターン２４の表面における電極形成部を
除いた部分はソルダーレジスト２６で覆われている。
【００２０】各電極２５の表面には夫々バンプ２７が形
成されている。バンプ２７はＡｕ，ＳｎーＰｂ合金など
の金属からなる。ペースト状のはんだをリフロー炉にて
加熱固化することにより形成される。
成されている。バンプ２７はＡｕ，ＳｎーＰｂ合金など
の金属からなる。ペースト状のはんだをリフロー炉にて
加熱固化することにより形成される。
【００２１】２８は異方性導電膜で、これはペースト状
態の絶縁性樹脂２９の内部に多数の導電粒子３０を混合
させたものである。異方性導電膜２８は各電極２５にデ
ィスペンス方式または印刷方式により各バンプ２７の表
面に所定量ずつ点状に塗布されている。ベアＩＣチップ
２２の表面には、基板２１の電極２５に対応して並べて
複数の導電材料からなる電極３１が形成されている。
態の絶縁性樹脂２９の内部に多数の導電粒子３０を混合
させたものである。異方性導電膜２８は各電極２５にデ
ィスペンス方式または印刷方式により各バンプ２７の表
面に所定量ずつ点状に塗布されている。ベアＩＣチップ
２２の表面には、基板２１の電極２５に対応して並べて
複数の導電材料からなる電極３１が形成されている。
【００２２】ベアＩＣチップ２２は加圧、加熱により異
方性導電膜２８の樹脂２９に接着されている。異方性導
電膜２８の導電粒子３０はベアＩＣチップ２２の電極３
１により押圧されて基板２１の電極２５に接触してい
る。基板２１のベアＩＣチップ配置箇所、異方性導電膜
２８およびベアＩＣチップ２２の周囲は絶縁性樹脂３２
により封止されている。次にベアＩＣチップ２２を基板
２１に実装する方法について図２ないし図８を参照して
説明する。まず、図２（ａ）に示すように基板２１上に
配線パターンとを形成し、次いでパターン２４の表面に
電極２５およびソルダーレジスト２６を形成する。
方性導電膜２８の樹脂２９に接着されている。異方性導
電膜２８の導電粒子３０はベアＩＣチップ２２の電極３
１により押圧されて基板２１の電極２５に接触してい
る。基板２１のベアＩＣチップ配置箇所、異方性導電膜
２８およびベアＩＣチップ２２の周囲は絶縁性樹脂３２
により封止されている。次にベアＩＣチップ２２を基板
２１に実装する方法について図２ないし図８を参照して
説明する。まず、図２（ａ）に示すように基板２１上に
配線パターンとを形成し、次いでパターン２４の表面に
電極２５およびソルダーレジスト２６を形成する。
【００２３】次に図２（ｂ）に示すように各電極２５の
表面に夫々バンプ２７を形成する。この形成方法はＡｕ
バンプについてはメッキ方式、ＳｎーＰｂの合金バンプ
については印刷またはディスペンス方式で行い、リフロ
ー炉で加熱硬化させて形成する。次に図２（ｃ）に示す
ように各バンプ２７の表面にディスペンス方式、または
印刷方式により異方性導電膜２８を夫々塗布する。
表面に夫々バンプ２７を形成する。この形成方法はＡｕ
バンプについてはメッキ方式、ＳｎーＰｂの合金バンプ
については印刷またはディスペンス方式で行い、リフロ
ー炉で加熱硬化させて形成する。次に図２（ｃ）に示す
ように各バンプ２７の表面にディスペンス方式、または
印刷方式により異方性導電膜２８を夫々塗布する。
【００２４】この塗布に関しては図７に示すように基板
２１の各電極２５毎に個別に異方性導電膜２８を夫々塗
布する方法、あるいは図８に示すように一度に複数の電
極２５に共通に異方性導電膜２８を塗布する方法があ
る。
２１の各電極２５毎に個別に異方性導電膜２８を夫々塗
布する方法、あるいは図８に示すように一度に複数の電
極２５に共通に異方性導電膜２８を塗布する方法があ
る。
【００２５】次に図３に示すようにヒータステージ４１
に基板２１をセットするとともに、ベアＩＣチップ２２
を上下逆向きに配置して吸着機能付きヒータチップ４２
で保持し、基板２１の電極２５とベアＩＣチップ２２の
電極３１とを位置合せする。
に基板２１をセットするとともに、ベアＩＣチップ２２
を上下逆向きに配置して吸着機能付きヒータチップ４２
で保持し、基板２１の電極２５とベアＩＣチップ２２の
電極３１とを位置合せする。
【００２６】この状態でヒータステージ４１を用いて基
板２１を加熱するとともに、ヒータテップ４２を用いて
ベアＩＣチップ２２を加圧および加熱して、ベアＩＣチ
ップ２２の各電極３１を基板２１の各異方性導電膜２８
に押圧する。
板２１を加熱するとともに、ヒータテップ４２を用いて
ベアＩＣチップ２２を加圧および加熱して、ベアＩＣチ
ップ２２の各電極３１を基板２１の各異方性導電膜２８
に押圧する。
【００２７】これにより異方性導電膜２８の樹脂２９が
押されて樹脂２９に含まれる導電粒子３０が、互いに対
向するベアＩＣチップ２２の電極３１と基板２１のバン
プ２７に接触する。このため、ベアＩＣチップ２２の電
極３１と基板２１の電極２５とが導電粒子３０とバンプ
２７を介して電気的に接触する。図４は基板１とベアＩ
Ｃチップ２２との接合状態を示している。
押されて樹脂２９に含まれる導電粒子３０が、互いに対
向するベアＩＣチップ２２の電極３１と基板２１のバン
プ２７に接触する。このため、ベアＩＣチップ２２の電
極３１と基板２１の電極２５とが導電粒子３０とバンプ
２７を介して電気的に接触する。図４は基板１とベアＩ
Ｃチップ２２との接合状態を示している。
【００２８】その後、図５に示すようにディスペンサ４
３を用いて、基板２３のベアＩＣチップ配置箇所、異方
性導電膜２８およびベアＩＣチップ２２の周囲を絶縁性
樹脂３２で封止する。図６はこの実装工程の順序を示す
フローである。
３を用いて、基板２３のベアＩＣチップ配置箇所、異方
性導電膜２８およびベアＩＣチップ２２の周囲を絶縁性
樹脂３２で封止する。図６はこの実装工程の順序を示す
フローである。
【００２９】この実施例において、基板２１に形成され
る電極２５は、ベアＩＣチップ２２の実装時にベアＩＣ
チップ２２の電極３１との位置合せを容易にするため
に、ベアＩＣチップ２２の電極３１よりも大きな寸法
（例えば２５０μm ×３００μm）で形成されている。
る電極２５は、ベアＩＣチップ２２の実装時にベアＩＣ
チップ２２の電極３１との位置合せを容易にするため
に、ベアＩＣチップ２２の電極３１よりも大きな寸法
（例えば２５０μm ×３００μm）で形成されている。
【００３０】このため、メッキ法、ディスペンス法また
は印刷法により基板２１の電極２５にバンプ２７を形成
することは、ベアＩＣチップ２２の電極３１にバンプを
形成する場合に比較して大変容易である。これにより基
板２１の電極２５にバンプ２７を形成する際に、電極２
５の大きさを理由とするバンプ形成不良の発生を阻止で
きる。
は印刷法により基板２１の電極２５にバンプ２７を形成
することは、ベアＩＣチップ２２の電極３１にバンプを
形成する場合に比較して大変容易である。これにより基
板２１の電極２５にバンプ２７を形成する際に、電極２
５の大きさを理由とするバンプ形成不良の発生を阻止で
きる。
【００３１】また、基板２１の電極２５に形成されたバ
ンプ２７の表面に異方性導電膜２８が塗布された構成で
ある。すなわち、ディスペンス法または印刷法を採用し
てバンプ２７の表面に異方性導電膜２８を塗布してい
る。ディスペンス法または印刷法は小さなバンプの表面
にも異方性導電膜２８を精度良く容易に塗布できる。な
お、本発明は前述した実施例に限定されずに種々変形し
て実施することができる。
ンプ２７の表面に異方性導電膜２８が塗布された構成で
ある。すなわち、ディスペンス法または印刷法を採用し
てバンプ２７の表面に異方性導電膜２８を塗布してい
る。ディスペンス法または印刷法は小さなバンプの表面
にも異方性導電膜２８を精度良く容易に塗布できる。な
お、本発明は前述した実施例に限定されずに種々変形し
て実施することができる。
【００３２】
【発明の効果】以上説明したように本発明によれば、バ
ンプを基板の電極に形成するとともに、異方性導電膜と
してペースト状のものを用いたので、バンプおよび異方
性導電膜の形成が容易で経済性に優れたフリップチップ
実装構造を得ることができる。
ンプを基板の電極に形成するとともに、異方性導電膜と
してペースト状のものを用いたので、バンプおよび異方
性導電膜の形成が容易で経済性に優れたフリップチップ
実装構造を得ることができる。
【図１】本発明の一実施例のフリップチップ実装構造を
示す断面図。
示す断面図。
【図２】（ａ）は同実施例の基板を示す断面図。（ｂ）
は基板の電極にバンプを形成する工程を示す断面図。
（ｃ）は電極に異方性導電膜を塗布する工程を示す断面
図。
は基板の電極にバンプを形成する工程を示す断面図。
（ｃ）は電極に異方性導電膜を塗布する工程を示す断面
図。
【図３】基板に半導体部品を接合する状態を示す断面
図。
図。
【図４】基板に半導体部品を接合した状態を示す断面
図。
図。
【図５】基板と半導体部品との接合部を樹脂で封止する
状態を示す断面図。
状態を示す断面図。
【図６】前記実施例においてフリップチップ実装構造を
得る工程を示す図。
得る工程を示す図。
【図７】異方性導電膜の形成の形態の一例を示す平面
図。
図。
【図８】異方性導電膜の形成の形態の他の例を示す平面
図。
図。
【図９】従来のフリップチップ実装構造の一例を示す断
面図。
面図。
２１…基板、２２…ベアＩＣチップ、２４…パターン、
２５…電極、２６…レジスト、２７…バンプ、２８…異
方性導電膜、３１…電極。
２５…電極、２６…レジスト、２７…バンプ、２８…異
方性導電膜、３１…電極。
Claims (1)
- 【請求項１】 基板に半導体部品を実装する構造におい
て、前記基板の表面には電極が設けられ、この電極にバ
ンプが形成され、このバンプの表面には異方性導電膜が
塗布され、且つ前記半導体部品には電極が設けられ、こ
の電極が前記異方性導電膜および前記バンプを介して前
記基板の電極に接続されていることを特徴とするフリッ
プチップ実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31993592A JPH06168982A (ja) | 1992-11-30 | 1992-11-30 | フリップチップ実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31993592A JPH06168982A (ja) | 1992-11-30 | 1992-11-30 | フリップチップ実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168982A true JPH06168982A (ja) | 1994-06-14 |
Family
ID=18115888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31993592A Pending JPH06168982A (ja) | 1992-11-30 | 1992-11-30 | フリップチップ実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06168982A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202844A (ja) * | 1995-01-25 | 1996-08-09 | Nippon Retsuku Kk | 電子機器及びその製造方法 |
| JPH08321671A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | バンプ電極の構造およびその製造方法 |
| JPH1117045A (ja) * | 1997-06-26 | 1999-01-22 | Hitachi Chem Co Ltd | 半導体チップ搭載用基板 |
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| KR20030088249A (ko) * | 2002-05-13 | 2003-11-19 | 주식회사 씨큐브디지탈 | 반도체 광소자 패키지 및 그 제조 방법 |
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| US7518239B2 (en) | 1998-03-27 | 2009-04-14 | Seiko Epson Corporation | Semiconductor device with substrate having penetrating hole having a protrusion |
-
1992
- 1992-11-30 JP JP31993592A patent/JPH06168982A/ja active Pending
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