JPH06164983A - 波形等化装置と可変遅延型トランスバーサルフィルタ - Google Patents

Abstract

(57)【要約】 【目的】 MUSE,NTSC方式等テレビジョン信号の伝送に
おいて発生する伝送歪を補正する装置に関し、トランス
バーサルフィルタのセンタータップ位置を変更しても装
置を再構成の必要がない波形等化装置を提供することを
目的とする。 【構成】 テレビジョン信号に重畳された基準信号を記
憶する波形メモリ7と、記憶された基準信号を用いて波
形等化演算処理を行なうＣＰＵ6と、ＣＰＵ6からの制御
によってタップ係数の制御が可能なトランスバーサルフ
ィルタ4と、テレビジョン信号の遅延量を変更可能な可
変遅延回路2と、トランスバーサルフィルタ4と可変遅延
回路2の出力を加算する加算回路3と、加算回路3の出力
を遅延させる遅延補正回路30と、可変遅延回路2の遅延
量と遅延補正回路30の遅延量を制御する遅延制御回路5
とを備えた構成である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＵＳＥ、ＮＴＳＣ方
式等のテレビジョン信号の伝送において発生する伝送歪
を補正する波形等化装置とトランスバーサルフィルタに
関する。

【０００２】

【従来の技術】ＭＵＳＥ、ＮＴＳＣ方式等のテレビジョ
ン信号伝送において、伝送路特性により発生する波形歪
は受信側で画質劣化を起こす大きな要因である。この伝
送歪を補正するための波形等化技術は、高品位なテレビ
ジョン信号を伝送するための重要な技術である。

【０００３】従来の波形等化装置としては、例えばテレ
ビジョン学会全国大会（１９８９年）１２−１２、ｐ
ｐ．２７９−２８０で報告されている。図４はこの従来
の波形等化装置の構成図を示すものであり、図５は従来
のトランスバーサルフィルタの構成例を示したものであ
る。

【０００４】図４において、１は入力端子、４は入力テ
レビジョン信号を波形等化するトランスバーサルフィル
タ、７は入力テレビジョン信号に重畳された基準信号を
記憶する波形メモリ、６は波形メモリ７に取り込まれた
基準信号を用いて波形等化演算処理とトランスバーサル
フィルタ４のタップタップ係数制御を行うＣＰＵ、９は
遅延回路、３は遅延回路９とトランスバーサルフィルタ
４の出力信号を加算する加算回路、８は出力端子であ
る。

【０００５】図５において、１０は入力信号を遅延する
遅延回路、１１は乗算回路、１２は総和演算回路、１５
はフィルタ入力端子、１６はフィルタ出力端子、１７は
タップ係数を制御するタップ係数制御回路である。

【０００６】以上、図４のように構成された従来の波形
等化装置においては、まず入力端子１から入力されたテ
レビジョン信号に重畳された基準信号が遅延回路９、加
算回路３を通って波形メモリ７に取り込まれる。ＣＰＵ
６では波形メモリ７で取り込まれた基準信号と理想基準
信号を用いた波形等化演算処理が行われトランスバーサ
ルフィルタ４のタップ係数が算出される。このＣＰＵ６
によって算出されたタップ係数が、トランスバーサルフ
ィルタ４に書き込まれ、トランスバーサルフィルタ４の
出力と遅延回路９の出力を加算回路３で加算することに
よって出力端子８から波形等化出力を得ることができ
る。

【０００７】この構成の波形等化装置においては、遅延
回路９の遅延量とトランスバーサルフィルタ４の遅延量
は同じでなければならない。

【０００８】図５に示されるトランスバーサルフィルタ
４においては次のように動作する。フィルタ入力端子１
５から入力された信号は遅延回路１０によって遅延処理
がなされる。遅延回路１０の各出力はそれぞれ乗算回路
１１に入力される。乗算回路１１はタップ係数制御回路
１７によって与えられたタップ係数と入力信号の乗算を
行い出力する。乗算回路１１の各出力は総和演算回路１
２によって総和演算処理がなされフィルタ出力端子１６
から出力される。

【０００９】図４においてトランスバーサルフィルタ４
のタップ係数を求める手法としてはＭＳＥ（MEAN SQUAR
E ERROR）法、またはＺＦ（ZERO FORCING）法等があ
り、これらは、一定のアルゴリズムに従い時間軸上で逐
次修正して最終的に最適なタップ係数を求めるものであ
る。このアルゴリズムを用いた波形等化処理はソフトウ
ェアで行われ、このフローチャートを図６に示す。

【００１０】加算回路３の出力を｛Ｙk｝、理想基準信
号を｛Ｒk｝、加算回路３と理想基準信号との差分を
｛Ｅk｝、トランスバーサルフィルタ４のタップ総数を
Ｍ＋Ｎ＋１とすると、トランスバーサルフィルタ４のｎ
回目のタップ係数｛Ｃi｝(n)はＭＳＥ法では（数１）、
ＺＦ法では（数２）に基づいて修正される。ただし、
α、βは修正量を決めるためのタップ係数である。

【００１１】

【数１】

【００１２】

【数２】

【００１３】ＣＰＵ６は、波形メモリ７で取り込んだ基
準信号の同期加算を行った後、（数１）または（数２）
の演算処理を行ってトランスバーサルフィルタ４のタッ
プ係数修正を繰り返し行う。この処理は理想基準信号と
の誤差量が十分に小さくなるまで処理が繰り返される。
このように波形等化処理されたテレビジョン信号は出力
端子８から出力され映像処理回路等で映像処理される。

【００１４】

【発明が解決しようとする課題】前記のような構成の波
形等化装置においては、トランスバーサルフィルタ４と
遅延回路９の遅延量は同じでなければならない。しかし
ながら波形等化装置の等化範囲を変更するためにトラン
スバーサルフィルタ４のセンタータップの位置を変更し
た場合、トランスバーサルフィルタ４の遅延量と、遅延
回路９の遅延量が異なってしまい正常な波形等化処理が
できなくなるという課題を有していた。

【００１５】本発明はかかる点に鑑み、トランスバーサ
ルフィルタのセンタータップ位置を変更しても装置の再
構成が必要ない波形等化装置を提供することを目的とす
る。

【００１６】

【課題を解決するための手段】上記目的を達するため本
発明は、入力テレビジョン信号の遅延を行う可変遅延回
路と、加算回路出力の遅延を行う遅延補正回路と、前記
可変遅延回路と前記遅延補正回路の遅延量を制御する遅
延制御回路を備えることによって、可変遅延回路の遅延
量と遅延補正回路の遅延量を変更できるように構成した
ものである。

【００１７】

【作用】本発明は前記した構成により、波形等化装置の
等化範囲を変更するためにトランスバーサルフィルタの
センタータップの位置を変更した結果トランスバーサル
フィルタの遅延量が変わってしまった場合でも、可変遅
延回路の遅延量を遅延制御回路で制御してトランスバー
サルフィルタの遅延量と可変遅延回路の遅延量を同じに
することによって、加算回路におけるトランスバーサル
フィルタと可変遅延回路の遅延量を同じにし波形等化処
理を正常に行えるようにするとともに、遅延補正回路の
遅延量を遅延制御回路で制御してトランスバーサルフィ
ルタのセンタータップ位置変更後も波形等化装置の遅延
量をセンタータップ変更前の波形等化装置の遅延量と同
じにすることができる。

【００１８】

【実施例】以下、本発明の第１の実施例について、図面
を参照しながら説明する。図１は本発明の第１の実施例
における波形等化装置の構成図を示すものである。

【００１９】図１において、１は入力端子、２は可変遅
延回路、３は可変遅延回路２とトランスバーサルフィル
タ４の出力信号を加算する加算回路、４は入力テレビジ
ョン信号を波形等化するトランスバーサルフィルタ、５
は遅延制御回路、６は波形メモリ７に記憶された基準信
号を用いて波形等化演算処理とトランスバーサルフィル
タのタップ係数制御等を行うＣＰＵ、７は入力テレビジ
ョン信号に重畳された基準信号を記憶する波形メモリ、
８は出力端子、３０は加算回路３の出力を遅延する遅延
補正回路である。

【００２０】以上のように構成された波形等化装置にお
いて、以下その動作を説明すると、まず、入力端子１か
ら入力されたテレビジョン信号に重畳された基準信号が
可変遅延回路２、加算回路３を通って波形メモリ７に取
り込まれる。ＣＰＵ６は波形メモリ７に記憶された基準
信号と、理想基準信号を用いて波形等化演算処理を行い
トランスバーサルフィルタ４のタップ係数を算出する。
このＣＰＵ６によって算出されたタップ係数が、トラン
スバーサルフィルタ４に書き込まれ、トランスバーサル
フィルタ４と可変遅延回路２の出力を加算回路３で加算
することによって出力端子８から波形等化出力を得るこ
とができる。

【００２１】ここでトランスバーサルフィルタ４のセン
タータップ位置を変更する場合は次のように動作が行わ
れる。ＣＰＵ６はまずトランスバーサルフィルタ４のセ
ンタータップを変更する位置を決定する。次にＣＰＵ６
はトランスバーサルフィルタ４のセンタータップの位置
を変更することによってトランスバーサルフィルタ４の
遅延量と波形等化装置の遅延量がどのように変わるか計
算し遅延制御回路５にその情報を与える。

【００２２】遅延制御回路５はＣＰＵ６からの情報によ
って可変遅延回路２の遅延量をトランスバーサルフィル
タ４の遅延量と同じになるように制御するとともに、波
形等化装置の遅延量がトランスバーサルフィルタのセン
タータップ変更前と同じになるように遅延補正回路３０
の遅延量を制御する。このようにしてトランスバーサル
フィルタのセンタータップを変更してもトランスバーサ
ルフィルタ４と可変遅延回路２の遅延量を同じにでき、
更に波形等化装置の遅延量をセンタータップ位置変更前
と同じにする事ができる。

【００２３】以上のようにこの実施例によれば、遅延制
御回路５からの制御で、可変遅延回路２の遅延量と遅延
補正回路３０の遅延量を制御することによって、トラン
スバーサルフィルタ４の遅延量と可変遅延回路２の遅延
量を合わせることができ、更に波形等化装置の遅延量を
変更可能な構成にすることによって、波形等化装置の遅
延量を換えることなくトランスバーサルフィルタのセン
タータップの位置を自由に変更することができる。

【００２４】次に第２の発明の可変遅延型トランスバー
サルフィルタを用いた波形等化装置について説明する。
図２は第２の発明の可変遅延型トランスバーサルフィル
タの実施例の構成図を示すもので、図３は本発明の可変
遅延型トランスバーサルフィルタを用いた波形等化装置
の構成図を示すものである。

【００２５】図２において、１０は入力信号を遅延する
遅延回路、１１は乗算回路、１２は総和演算回路、１３
は総和演算回路１２の出力を遅延する可変遅延回路、１
４は可変遅延回路１３の遅延量を設定する遅延制御回
路、１５はフィルタ入力端子、１６はフィルタ出力端
子、１７はタップ係数を制御するタップ係数制御回路で
ある。

【００２６】図３において、１は入力端子、３は遅延回
路９と可変遅延型トランスバーサルフィルタ２０の出力
信号を加算する加算回路、６は波形メモリ７に取り込ま
れた基準信号を用いて波形等化演算処理と可変遅延型ト
ランスバーサルフィルタ２０の制御を行うＣＰＵ、７は
入力テレビジョン信号に重畳された基準信号を記憶する
波形メモリ、８は出力端子、９は遅延回路である。

【００２７】以上のように構成されたこの実施例の可変
遅延型トランスバーサルフィルタと波形等化装置におい
て、以下その動作を説明する。

【００２８】図３において、まず入力端子１から入力さ
れたテレビジョン信号に重畳された基準信号が遅延回路
９、加算回路３を通って波形メモリ７に記憶され、ＣＰ
Ｕ６によって基準信号と理想基準信号を用いた波形等化
演算処理が行われ可変遅延型トランスバーサルフィルタ
２０のタップ係数が算出される。このＣＰＵ６によって
算出されたタップ係数が、可変遅延型トランスバーサル
フィルタ２０に書き込まれ、可変遅延型トランスバーサ
ルフィルタ２０と遅延回路９の出力を加算回路３で加算
することによって出力端子８から波形等化出力を得るこ
とができる。

【００２９】この波形等化装置においてＣＰＵ６は可変
遅延型トランスバーサルフィルタ２０のタップ係数の計
算と制御を行うとともに、センタータップの位置による
可変遅延型トランスバーサルフィルタ２０の出力信号の
遅延量が遅延回路９の遅延量と同じになるように可変遅
延型トランスバーサルフィルタ２０を制御する。

【００３０】ここで図２の可変遅延型トランスバーサル
フィルタ２０においては、フィルタ入力端子１５から入
力された信号は遅延回路１０によって遅延処理がなさ
れ、遅延回路１０の各出力はそれぞれ乗算回路１１に入
力される。乗算回路１１はタップ係数制御回路１７によ
って与えられたタップ係数と入力テレビジョン信号の乗
算を行い出力する。各乗算回路の出力は総和演算回路１
２によって総和演算処理がなされたのち、可変遅延回路
１３に入力される。可変遅延回路１３は遅延制御回路１
４からの制御により遅延量を制御することによってフィ
ルタ出力端子１６から出力される可変遅延型トランスバ
ーサルフィルタ出力信号の遅延量を換えることが可能に
なる。

【００３１】以上のようにこの実施例によれば、可変遅
延回路と前記可変遅延回路の遅延量を制御する遅延制御
回路を備えた可変遅延型トランスバーサルフィルタを波
形等化装置に備えることにより、第１の実施例のように
加算器の後段に遅延補正回路を設けることなく波形等化
装置の遅延量の制御が可能になり、トランスバーサルフ
ィルタのセンタータップの位置を簡易に変更可能な波形
等化装置を実現することができる。

【００３２】なお、第２の実施例において可変遅延回路
１３は総和演算回路の後ろに配置したが、トランスバー
サルフィルタの遅延量を可変できる位置（たとえばフィ
ルタ入力端子１５の後）に配置すればよいことは言うま
でもない。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
波形等化装置に入力テレビジョン信号の遅延を行う可変
遅延回路と、加算回路出力の遅延を行う遅延補正回路
と、前記可変遅延回路と前記遅延補正回路の遅延量を制
御する遅延制御回路を備えることによって、可変遅延回
路の遅延量と遅延補正回路の遅延量を変更でき、よって
トランスバーサルフィルタのセンタータップの位置を変
更しても波形等化装置の遅延量は変わらないことにな
り、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例における波形等化装置の
構成図

【図２】本発明の第２の実施例における可変遅延型トラ
ンスバーサルフィルタの構成図

【図３】同可変遅延型トランスバーサルフィルタを用い
た波形等化装置の構成図

【図４】従来の波形等化装置の構成図

【図５】従来のトランスバーサルフィルタの構成図

【図６】波形等化処理のフローチャート

【符号の説明】

１ 入力端子 ２ 可変遅延回路 ３ 加算回路 ４ トランスバーサルフィルタ ５ 遅延制御回路 ６ ＣＰＵ ７ 波形メモリ ８ 出力端子 ９ 遅延回路 １０ 遅延回路 １１ 乗算回路 １２ 総和演算回路 １３ 遅延回路 １４ 遅延制御回路 １５ フィルタ入力端子 １６ フィルタ出力端子 １７ タップ係数制御回路 ２０ 可変遅延型トランスバーサルフィルタ ３０ 遅延補正回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 卓二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山内 秀昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】テレビジョン信号に重畳された基準信号を
   記憶する波形メモリと、前記波形メモリに記憶された基
   準信号を用いて波形等化演算処理を行なうＣＰＵと、前
   記ＣＰＵからの制御によってタップ係数の制御が可能な
   トランスバーサルフィルタと、前記テレビジョン信号の
   遅延量を変更可能な可変遅延回路と、前記トランスバー
   サルフィルタと前記可変遅延回路の出力を加算する加算
   回路と、前記加算回路の出力を遅延させる遅延補正回路
   と、前記可変遅延回路の遅延量と前記遅延補正回路の遅
   延量を制御する遅延制御回路とを備えたことを特徴とす
   る波形等化装置。
2. 【請求項２】入力信号を遅延する複数の遅延回路と、タ
   ップ係数の制御を行うタップ係数制御回路と、前記タッ
   プ係数制御回路から制御されるタップ係数と前記遅延回
   路の出力とを乗算する複数の乗算回路と、前記乗算回路
   の出力の総和を演算処理する総和演算回路と、前記総和
   演算回路の出力または前記入力信号を遅延する可変遅延
   回路と、前記可変遅延回路の遅延量を制御する遅延制御
   回路を備えたことを特徴とする可変遅延型トランスバー
   サルフィルタ。